[發明專利]半導體器件及其制造方法及包括該器件的電子設備

有效

• 申請號: 201910108675.0
• 申請日: 2019-02-03
• 公開（公告）號: CN109801960B
• 公開（公告）日: 2022-04-01
• 發明（設計）人: 朱慧瓏
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L29/41
• 分類號: H01L29/41;H01L29/423;H01L21/336;H01L29/78
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 倪斌

1.一種半導體器件，包括：

襯底；

依次疊置在所述襯底上且彼此鄰接的第一源/漏區、溝道區和第二源/漏區；

所述溝道區的外周相對于所述第一源/漏區的外周和所述第二源/漏區的外周向內凹入，圍繞所述溝道區的外周形成有柵堆疊；

其中，所述柵堆疊包括各自以不同的閾值電壓對不同的溝道層部分進行控制的多個柵電極，所述溝道層包括在所述多個柵電極控制下能夠形成反型層的半導體層。

2.根據權利要求1所述的半導體器件，其中，所述溝道層包括位于所述第一源/漏區和/或所述第二源/漏區中，且沿所述第一源/漏區的頂部表面和/或所述第二源/漏區的底部表面延伸的半導體層和所述溝道區。

3.根據權利要求1或2所述的半導體器件，其中，所述多個柵電極圍繞所述溝道區的外周并沿垂直于所述溝道區的外周表面的方向依次疊置。

4.根據權利要求1或2所述的半導體器件，其中，所述柵堆疊中的每一個柵電極采用具有不同功函數的材料。

5.根據權利要求1或2所述的半導體器件，其中，所述柵堆疊中的每一個柵電極包括閾值調節金屬層。

6.根據權利要求5所述的半導體器件，其中，所述柵堆疊中的每一個柵電極的閾值調節金屬層采用具有不同功函數的金屬材料。

7.根據權利要求1中任一項所述的半導體器件，其中，

所述柵堆疊還包括高k介電層，所述高k介電層保形地形成在所述溝道區的外周表面上并沿所述第一源/漏區的頂部表面和所述第二源/漏區的底部表面延伸。

8.根據權利要求1、2和6中任一項所述的半導體器件，其中，所述第一源/漏區和所述第二源/漏區通過擴散摻雜工藝形成。

9.根據權利要求1、2和6中任一項所述的半導體器件，其中，所述多個柵電極用以對與所述第一源/漏區和/或所述第二源/漏區的重摻雜區域相接觸的溝道層部分進行控制的閾值電壓的絕對值小于所述多個柵電極用以對溝道層的其他部分進行控制的閾值電壓的絕對值；

其中，所述重摻雜區域位于所述第一源/漏區和/或所述第二源/漏區的表面的淺層中。

10.根據權利要求1、2和6中任一項所述的半導體器件，其中，在所述溝道層導通的過程中，與所述第一源/漏區和/或所述第二源/漏區的重摻雜區域相接觸的溝道層部分先于溝道層的其他部分導通；

其中，所述重摻雜區域位于所述第一源/漏區和/或所述第二源/漏區的表面的淺層中。

11.根據權利要求1、2和6中任一項所述的半導體器件，其中，所述溝道區包括單晶半導體材料。

12.一種制造半導體器件的方法，包括：

在襯底上依次形成第一材料層和第二材料層；

在所述襯底、所述第一材料層和所述第二材料層上限定所述半導體器件的有源區，所述有源區包括溝道區；

在所述襯底和所述第二材料層上分別形成第一源/漏區和第二源/漏區；以及

圍繞所述溝道區的外周形成柵堆疊；

其中，在形成所述柵堆疊的過程中，還包括形成各自以不同的閾值電壓對不同的溝道層部分進行控制的多個柵電極，所述溝道層包括在所述多個柵電極控制下能夠形成反型層的半導體層；

刻蝕所述第一材料層，使所述第一材料層的外周相對于在所述襯底上形成的所述第一源/漏區的外周和在所述第二材料層上形成的所述第二源/漏區的外周向內凹入以形成所述溝道區。

13.根據權利要求12所述的方法，其中，在所述襯底、所述第一材料層和所述第二材料層上限定所述半導體器件的有源區，包括：

依次刻蝕所述第二材料層、所述第一材料層和所述襯底的上部以形成柱狀有源區，且使所述襯底的下部延伸超出所述柱狀有源區的外周。