本申請(qǐng)公開了一種DMA設(shè)備，包括具有第一Avalon?MM接口和第一Avalon?ST接口的讀發(fā)起端；具有第二Avalon?MM接口和第二Avalon?ST接口的寫發(fā)起端；向讀發(fā)起端和/或?qū)懓l(fā)起端發(fā)送數(shù)據(jù)傳輸任務(wù)的控制器；第一Avalon?ST接口與第二Avalon?ST接口可連通。當(dāng)用戶利用本申請(qǐng)所提供的DMA設(shè)備進(jìn)行數(shù)據(jù)傳輸時(shí)，能夠根據(jù)數(shù)據(jù)傳輸任務(wù)的傳輸路徑選擇對(duì)應(yīng)的接口完成數(shù)據(jù)傳輸任務(wù)，在面對(duì)基于Avalon總線的數(shù)據(jù)傳輸應(yīng)用時(shí)能夠適應(yīng)Avalon總線的各種數(shù)據(jù)傳輸情況。本申請(qǐng)還提供了一種數(shù)據(jù)傳輸?shù)姆椒癋PGA板卡，具有上述有益效果。

技術(shù)領(lǐng)域

本申請(qǐng)涉及DMA領(lǐng)域，特別涉及一種DMA設(shè)備、數(shù)據(jù)傳輸?shù)姆椒癋PGA板卡。

背景技術(shù)

隨著異構(gòu)加速日益廣泛的應(yīng)用，基于FPGA的加速卡也發(fā)展迅速。加速卡FPGA通過PCIE接口與服務(wù)器主機(jī)連接，服務(wù)器主機(jī)通過PCIE接口將需要加速的數(shù)據(jù)發(fā)送給加速卡FPGA，加速卡FPGA處理完成后通過PCIE接口返回相關(guān)的數(shù)據(jù)。在PCIE兩側(cè)的服務(wù)器主機(jī)與加速卡FPGA的數(shù)據(jù)傳輸中，數(shù)據(jù)傳輸量很大，為了提升傳輸速率，于是在PCIE的加速卡FPGA這一側(cè)引入DMA機(jī)制，解決了與服務(wù)器主機(jī)之間的大數(shù)據(jù)量的傳輸問題。

目前的DMA大多是基于PCIE傳輸?shù)?，而且為了方便，直接將DMA與PCIE模塊合在一起，這樣的DMA只有Avalon-MM接口而沒有Avalon-ST接口，在面對(duì)基于Avalon總線的數(shù)據(jù)傳輸應(yīng)用時(shí)無法適應(yīng)Avalon總線的各種數(shù)據(jù)傳輸情況。

因此，如何令DMA適應(yīng)Avalon總線的各種數(shù)據(jù)傳輸情況是本領(lǐng)域技術(shù)人員目前需要解決的技術(shù)問題。

發(fā)明內(nèi)容

本申請(qǐng)的目的是提供一種DMA設(shè)備、數(shù)據(jù)傳輸?shù)姆椒癋PGA板卡，用于令DMA適應(yīng)Avalon總線的各種數(shù)據(jù)傳輸情況。

為解決上述技術(shù)問題，本申請(qǐng)?zhí)峁┮环NDMA設(shè)備，包括：

具有用于與服務(wù)器主機(jī)端內(nèi)存及片上存儲(chǔ)器連接的第一Avalon-MM接口，以及用于與網(wǎng)口連接的第一Avalon-ST接口的讀發(fā)起端；

具有用于與所述服務(wù)器主機(jī)端內(nèi)存及所述片上存儲(chǔ)器連接的第二Avalon-MM接口，以及用于與所述網(wǎng)口連接的第二Avalon-ST接口的寫發(fā)起端；

向所述讀發(fā)起端和/或所述寫發(fā)起端發(fā)送數(shù)據(jù)傳輸任務(wù)的控制器；

所述第一Avalon-ST接口與所述第二Avalon-ST接口可連通。

可選的，所述控制器具有用于接收主機(jī)發(fā)送的配置命令的第三Avalon-MM接口，以及用于接收所述主機(jī)發(fā)送的命令描述符的第四Avalon-MM接口。

本申請(qǐng)還提供了一種數(shù)據(jù)傳輸?shù)姆椒ǎ谏鲜鋈我豁?xiàng)所述的DMA設(shè)備，所述方法包括：

接收輸入的數(shù)據(jù)傳輸任務(wù)；

確定所述數(shù)據(jù)傳輸任務(wù)的傳輸路徑；

根據(jù)所述傳輸路徑選擇對(duì)應(yīng)的接口完成所述數(shù)據(jù)傳輸任務(wù)。

可選的，當(dāng)所述數(shù)據(jù)傳輸任務(wù)的傳輸路徑為從服務(wù)器主機(jī)端內(nèi)存到片上存儲(chǔ)器時(shí)，根據(jù)所述傳輸路徑選擇對(duì)應(yīng)的接口完成所述數(shù)據(jù)傳輸任務(wù)，包括：

控制器根據(jù)所述數(shù)據(jù)傳輸任務(wù)確定待傳輸數(shù)據(jù)的第一讀取地址及第一寫入地址；

所述控制器控制第一Avalon-ST接口與第二Avalon-ST接口連通；

讀發(fā)起端通過第一Avalon-MM接口從所述第一讀取地址中讀取所述待傳輸數(shù)據(jù)，并將所述待傳輸數(shù)據(jù)通過所述第一Avalon-ST接口及所述第二Avalon-ST接口發(fā)送至寫發(fā)起端；

所述寫發(fā)起端通過第二Avalon-MM接口將所述待傳輸數(shù)據(jù)寫入所述第一寫入地址。