[發明專利]一種常關型SiC基DMOSFET器件及其制備方法

在審

• 申請號: 201910096821.2
• 申請日: 2019-01-31
• 公開（公告）號: CN109686792A
• 公開（公告）日: 2019-04-26
• 發明（設計）人: 張瑜潔;李昀佶;陳彤
• 申請（專利權）人: 泰科天潤半導體科技（北京）有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/423;H01L29/16;H01L29/10;H01L29/06;H01L21/336
• 代理公司: 福州市鼓樓區京華專利事務所(普通合伙) 35212
• 代理人: 王美花

1.一種常關型SiC基DMOSFET器件，其特征在于：包括SiC外延材料基片、2D高遷移率電傳輸層、p well區、p+型超短溝道層、n++型摻雜區、p++型摻雜區、柵介質、柵電極接觸、源電極接觸、漏電極接觸與絕緣物質層，所述SiC外延材料基片包括n++型襯底基片、n+型緩沖層與n-型漂移層，所述n+型緩沖層位于所述n++型襯底基片的上表面，所述n-型漂移層位于所述n+型緩沖層的上表面；

所述2D高遷移率電傳輸層位于所述n-型漂移層的上表面，所述p well區設于所述2D高遷移率電傳輸層與所述n-型漂移層之間，且復數個所述p well區周期排列，相鄰的所述pwell區之間形成JFET區，所述2D高遷移率電傳輸層的兩側分別由近及遠依次設有所述p+型超短溝道層、所述n++型摻雜區與所述p++型摻雜區，所述柵介質覆蓋所述2D高遷移率電傳輸層、所述p+型超短溝道層以及n++型摻雜區，所述柵電極接觸位于所述柵介質的上表面，所述p+型超短溝道層的左右兩邊界位于所述柵電極接觸的下方，所述源電極接觸位于所述n++型摻雜區與所述p++型摻雜區的上表面，所述絕緣物質層覆蓋所述柵介質與所述柵電極接觸，所述漏電極接觸位于所述n++型襯底基片的下表面。

2.如權利要求1所述的一種常關型SiC基DMOSFET器件，其特征在于：還包括pad金屬層，所述pad金屬層覆蓋所述絕緣物質層，且與所述源電極接觸互連。

3.如權利要求1所述的一種常關型SiC基DMOSFET器件，其特征在于：所述p well區的頂部超過所述2D高遷移率電傳輸層的底部，所述p well區的底部內置于所述n-型漂移層。

4.如權利要求1所述的一種常關型SiC基DMOSFET器件，其特征在于：所述柵電極接觸為分裂柵結構，且不存在于所述JFET區的豎直上方。

5.一種常關型SiC基DMOSFET器件的制備方法，其特征在于：包括：

步驟S1、清洗SiC外延材料基片；

步驟S2、在所述SiC外延材料基片的上表面制成2D高遷移率電傳輸層；

步驟S3、在所述SiC外延材料基片與所述2D高遷移率電傳輸層之間制成復數個呈周期排列的p well區；

步驟S4、在所述2D高遷移率電傳輸層中自對準注入p+型超短溝道層，并形成n++型摻雜區；

步驟S5、在所述n++型摻雜區中制成p++型摻雜區；

步驟S6、制成柵介質，所述柵介質覆蓋所述p++型摻雜區、所述n++型摻雜區、所述p+型超短溝道層以及所述2D高遷移率電傳輸層；

步驟S7、在所述柵介質的上表面制成柵電極接觸；

步驟S8、在所述柵電極接觸與所述柵介質的上表面制成絕緣物質層，再于所述絕緣物質層刻蝕形成接觸通孔，在所述接觸通孔中制成源電極接觸，所述源電極接觸位于所述n++型摻雜區與所述p++型摻雜區的上表面；

步驟S9、在所述SiC外延材料基片的下表面制成漏電極接觸。

6.根據權利要求5所述的一種常關型SiC基DMOSFET器件的制備方法，其特征在于：所述步驟S2具體為：將二維同質材料或異質材料生長于所述SiC外延材料基片的上表面，所述二維同質材料或異質材料的厚度為5-200nm，制成2D高遷移率電傳輸層。

7.根據權利要求5所述的一種常關型SiC基DMOSFET器件的制備方法，其特征在于：在所述步驟S3中，所述p well區的頂部超過所述2D高遷移率電傳輸層的底部，所述p well區的底部內置于所述SiC外延材料基片。

8.根據權利要求5所述的一種常關型SiC基DMOSFET器件的制備方法，其特征在于：所述步驟S4具體為：先在所述2D高遷移率電傳輸層中摻雜制成p+型摻雜區，再于所述p+型摻雜區中摻雜制成n++型摻雜區，所述n++型摻雜區與所述2D高遷移率電傳輸層之間形成p+型超短溝道層。