[發(fā)明專利]一種移位寄存器及其驅(qū)動方法、柵極驅(qū)動電路、顯示裝置

有效

• 申請?zhí)枺?/td>: 201910092615.4
• 申請日: 2019-01-30
• 公開（公告）號: CN109584780B
• 公開（公告）日: 2020-11-06
• 發(fā)明（設(shè)計(jì)）人: 王志沖;李付強(qiáng);馮京;劉鵬;欒興龍
• 申請（專利權(quán)）人: 京東方科技集團(tuán)股份有限公司;鄂爾多斯市源盛光電有限責(zé)任公司
• 主分類號: G09G3/20
• 分類號: G09G3/20;G11C19/28
• 代理公司: 北京中博世達(dá)專利商標(biāo)代理有限公司 11274
• 代理人: 申健

1.一種移位寄存器，包括上拉節(jié)點(diǎn)和下拉節(jié)點(diǎn)，其特征在于，所述移位寄存器還包括第一晶體管和第二晶體管；

所述第一晶體管的柵極與信號輸入端，第一極與第一電壓端，第二極與第一控制節(jié)點(diǎn)連接；

所述第二晶體管的柵極與復(fù)位信號端，第一極與第二電壓端，第二極與所述第一控制節(jié)點(diǎn)連接；

所述移位寄存器還包括：功能子電路；所述功能子電路與所述第一控制節(jié)點(diǎn)、所述上拉節(jié)點(diǎn)連接，用于控制所述第一控制節(jié)點(diǎn)和所述上拉節(jié)點(diǎn)之間的通斷；

所述移位寄存器還包括：輸出子電路、第一控制子電路、第二控制子電路、下拉子電路、第一存儲子電路；

所述輸出子電路與第一時鐘信號端、所述上拉節(jié)點(diǎn)、信號輸出端連接，用于在所述上拉節(jié)點(diǎn)的電壓的控制下，將所述第一時鐘信號端的電壓輸出至所述信號輸出端；

所述第一控制子電路與所述上拉節(jié)點(diǎn)、所述下拉節(jié)點(diǎn)、第三電壓端、第一控制端連接，用于將所述第一控制端的電壓輸出至所述下拉節(jié)點(diǎn)，還用于將所述第三電壓端的電壓輸出至所述下拉節(jié)點(diǎn)；

所述第二控制子電路與所述下拉節(jié)點(diǎn)、所述上拉節(jié)點(diǎn)、所述第三電壓端連接，用于在所述下拉節(jié)點(diǎn)的電壓的控制下，將所述第三電壓端的電壓輸出至所述上拉節(jié)點(diǎn)；

所述下拉子電路與所述下拉節(jié)點(diǎn)、所述第三電壓端、所述信號輸出端連接，用于在所述下拉節(jié)點(diǎn)的電壓的控制下，將所述第三電壓端的電壓輸出至所述信號輸出端；

所述第一存儲子電路與所述上拉節(jié)點(diǎn)、所述信號輸出端連接，用于將所述上拉節(jié)點(diǎn)的電壓進(jìn)行存儲，還用于對所述上拉節(jié)點(diǎn)進(jìn)行放電；

所述移位寄存器還包括：功能控制子電路、第二存儲子電路；

所述功能控制子電路與第二時鐘信號端、第二控制節(jié)點(diǎn)、所述上拉節(jié)點(diǎn)連接；

所述功能控制子電路用于在所述第二時鐘信號端的電壓的控制下，將所述第二時鐘信號端的電壓輸出至所述第二控制節(jié)點(diǎn)；所述功能控制子電路還用于在所述上拉節(jié)點(diǎn)的電壓的控制下，將所述第二時鐘信號端的電壓輸出至所述第二控制節(jié)點(diǎn)；

所述第二存儲子電路與所述第二控制節(jié)點(diǎn)、所述第三電壓端連接，用于將所述第二控制節(jié)點(diǎn)的電壓進(jìn)行存儲，還用于對所述第二控制節(jié)點(diǎn)進(jìn)行放電；

所述功能子電路還與所述第二控制節(jié)點(diǎn)連接，用于在所述第二控制節(jié)點(diǎn)的電壓的控制下，控制所述第一控制節(jié)點(diǎn)和所述上拉節(jié)點(diǎn)之間的通斷。

2.根據(jù)權(quán)利要求1所述的移位寄存器，其特征在于，

所述第一控制端為第四電壓端；

所述第一控制子電路還與所述第二控制節(jié)點(diǎn)連接；

所述第一控制子電路用于在所述第二控制節(jié)點(diǎn)、所述上拉節(jié)點(diǎn)的電壓的控制下，將所述第四電壓端的電壓輸出至所述下拉節(jié)點(diǎn)；

所述第一控制子電路還用于在所述第二控制節(jié)點(diǎn)、所述上拉節(jié)點(diǎn)的電壓的控制下，將所述第三電壓端的電壓輸出至所述下拉節(jié)點(diǎn)。

3.根據(jù)權(quán)利要求2所述的移位寄存器，其特征在于，所述功能子電路包括第四晶體管；所述第四晶體管的柵極與所述第二控制節(jié)點(diǎn)連接，第一極與所述第一控制節(jié)點(diǎn)連接，第二極與所述上拉節(jié)點(diǎn)連接；

所述功能控制子電路包括第九晶體管和第十晶體管；所述第九晶體管的柵極與所述上拉節(jié)點(diǎn)連接，第一極與所述第二時鐘信號端連接，第二極與所述第二控制節(jié)點(diǎn)連接；所述第十晶體管的柵極和第一極均與所述第二時鐘信號端連接，第二極與所述第二控制節(jié)點(diǎn)連接；

所述第二存儲子電路包括第二電容；所述第二電容的第一端與所述第二控制節(jié)點(diǎn)連接，第二端與所述第三電壓端連接；

所述第一控制子電路包括第五晶體管和第六晶體管；所述第五晶體管的柵極與所述第二控制節(jié)點(diǎn)連接，第一極與所述第四電壓端連接，第二極與所述下拉節(jié)點(diǎn)連接；所述第六晶體管的柵極與所述上拉節(jié)點(diǎn)連接，第一極與所述第三電壓端連接，第二極與所述下拉節(jié)點(diǎn)連接。