[發(fā)明專利]一種視頻編解碼系統(tǒng)和方法

在審

• 申請?zhí)枺?/td>: 201910091950.2
• 申請日: 2019-01-30
• 公開（公告）號: CN109788293A
• 公開（公告）日: 2019-05-21
• 發(fā)明（設計）人: 石廣;王碩
• 申請（專利權(quán)）人: 鄭州云海信息技術(shù)有限公司
• 主分類號: H04N19/42
• 分類號: H04N19/42;H04N19/44;H04N21/234;H04N21/44
• 代理公司: 北京集佳知識產(chǎn)權(quán)代理有限公司 11227
• 代理人: 羅滿

本發(fā)明實施例公開了一種視頻編解碼系統(tǒng)和方法，包括ARM處理器以及與ARM處理器具有通信連接的FPGA可編程邏輯器；ARM處理器依據(jù)視頻流的狀態(tài)信息以及接收的指令信息，對視頻流進行預處理，并向FPGA可編程邏輯器發(fā)送相應的命令信息；FPGA可編程邏輯器，用于根據(jù)接收到的命令信息，對預處理后的視頻流進行相應的編碼或解碼處理。視頻編解碼系統(tǒng)作為軟硬件協(xié)同的異構(gòu)系統(tǒng)，其中ARM處理器系統(tǒng)主要完成軟件處理功能，保證編解碼系統(tǒng)的實時處理能力；FPGA可編程邏輯器主要完成硬件處理功能，保證視頻流編解碼復雜算法的實現(xiàn)。通過這種SOC系統(tǒng)處理的方式，可以高效的完成視頻編解碼處理。

技術(shù)領(lǐng)域

本發(fā)明涉及視頻處理技術(shù)領(lǐng)域，特別是涉及一種視頻編解碼系統(tǒng)和方法。

背景技術(shù)

隨著當代科學技術(shù)的不斷發(fā)展，視頻編解碼技術(shù)也在不斷的改進。隨著視頻清晰度不斷提升，視頻數(shù)據(jù)量不斷增大，編碼壓縮率也需要不斷提升。另外直播行業(yè)的迅速發(fā)展，也要求編碼技術(shù)需要滿足各種視頻場合，能有更高的靈活性。

由于對視頻編碼要求不斷提升，目前H.265格式的新一代視頻壓縮標準就在迅速普及中，其實現(xiàn)手段主要是通過純軟件編解碼，但是純軟件編解碼的效率不高，往往不能滿足編解碼要求較高的視頻場合。

可見，如何提升視頻編解碼的處理效率，是本領(lǐng)域技術(shù)人員亟待解決的問題。

發(fā)明內(nèi)容

本發(fā)明實施例的目的是提供一種視頻編解碼系統(tǒng)和方法，可以提升視頻編解碼的處理效率。

為解決上述技術(shù)問題，本發(fā)明實施例提供一種視頻編解碼系統(tǒng)，包括ARM處理器以及與所述ARM處理器具有通信連接的FPGA可編程邏輯器；

所述ARM處理器，用于依據(jù)視頻流的狀態(tài)信息以及接收的指令信息，對所述視頻流進行預處理，并向所述FPGA可編程邏輯器發(fā)送相應的命令信息；

所述FPGA可編程邏輯器，用于根據(jù)接收到的所述ARM處理器傳輸?shù)拿钚畔ⅲ瑢︻A處理后的視頻流進行相應的編碼或解碼處理。

可選的，所述ARM處理器具體用于當獲取到待處理的視頻流時，對所述待處理的視頻流的片頭信息進行解析，得到待解碼視頻流，并向所述FPGA可編程邏輯器發(fā)送解碼命令；

相應的，所述FPGA可編程邏輯器具體用于當接收到所述解碼命令時，調(diào)用預先設定的解碼程序?qū)λ龃獯a視頻流進行解碼，得到可播放視頻流，并將所述可播放視頻流保存至預設存儲位置。

可選的，所述ARM處理器具體用于當接收到終端傳輸?shù)囊曨l傳輸指令時，向所述FPGA可編程邏輯器發(fā)送編碼命令；當接收到所述FPGA可編程邏輯器反饋的已編碼視頻流時，則對所述已編碼視頻流添加相應的片頭信息，并將添加有片頭信息的已編碼視頻流傳輸至所述終端；

相應的，所述FPGA可編程邏輯器具體用于當接收到所述編碼命令時，調(diào)用預先設定的編碼程序?qū)λ隹刹シ乓曨l流進行編碼，并將得到的已編碼視頻流傳輸至所述ARM處理器。

可選的，所述ARM處理器還用于當接收到視頻播放指令時，則從所述預設存儲位置獲取所述可播放視頻流進行播放。

可選的，所述ARM處理器在得到所述待解碼視頻流之后，還用于將所述待解碼視頻流存儲至預先設定的緩存區(qū)域；當接收到所述FPGA可編程邏輯器傳輸?shù)囊曨l流獲取請求時，則從所述緩存區(qū)域讀取所述待解碼視頻流，并將所述待解碼視頻流傳輸至所述FPGA可編程邏輯器；

相應的，所述FPGA可編程邏輯器用于當接收到所述ARM處理器傳輸?shù)慕獯a命令時，向所述ARM處理器發(fā)送視頻流獲取請求。

可選的，所述預先設定的解碼程序和所述編碼程序均采用RTL代碼。

可選的，所述ARM處理器與所述FPGA可編程邏輯器通過AXI總線連接。