[發明專利]一種基于Python語言的EDA開發平臺系統及其使用方法

有效

• 申請號: 201910083491.3
• 申請日: 2019-01-29
• 公開（公告）號: CN109885902B
• 公開（公告）日: 2020-09-22
• 發明（設計）人: 賴曉錚;曾琴;陳若暉
• 申請（專利權）人: 華南理工大學
• 主分類號: G06F30/3308
• 分類號: G06F30/3308;G06F30/327;G06F8/30
• 代理公司: 廣州市華學知識產權代理有限公司 44245
• 代理人: 馮炳輝

本發明公開了一種基于Python語言的EDA開發平臺系統及其使用方法，開發平臺包括：基于Python的硬件描述類庫，對Python腳本進行解釋的P2F解釋器、FIRRTL語言中間表示層、對FIRRTL語言進行解釋的F2V解釋器以及用于仿真測試的Verilator仿真工具。本發明通過增加Python語言及FIRRTL語言的解釋器，充分利用Python語言面向對象，支持函數式編程，以及支持多態，操作符重載和多繼承等的特點，使得所述開發平臺的用戶可以直接使用Python語言實現對FPGA/ASIC芯片的硬件描述及測試，極大提高了EDA開發的效率。

技術領域

本發明涉及EDA開發的技術領域，尤其是指一種基于Python語言的EDA開發平臺及其使用方法。

背景技術

目前，主流的EDA設計語言Verilog HDL能實現完整的芯片硬件邏輯電路開發，但是其代碼密度低，可移植性和編程效率等等都存在問題。芯片設計耗時，絕大多數需求的實現都必須從頭開始設計，編寫大量的HDL代碼，很難實現復用。一旦需求改變，大量接口需要重新設計。同時，對于硬件架構好壞的評估通常都要在所有設計工作都完成的前提下，才能得到關于架構設計的反饋。該過程非常耗時，根據反饋做出的調整還必須再次驗證。上述情況造成的硬件芯片開發周期過長已經成為阻礙EDA設計快速發展的重要瓶頸。

在現代編程語言和編譯器技術的支持下，EDA業界也嘗試改善EDA設計方法的設計效率，例如基于C/C++語言的高層次綜合(high-level synthesis，HLS)硬件描述方式。但是，HLS硬件描述方法目前僅僅在信號處理及人工智能等特定算法領域獲得一些進展，在面向對象和高級語言特性支持方面有所欠缺。

Chisel是U.C.Berkeley大學在2012年提出的另一種基于Scala語言的硬件描述方式。不同于傳統的Verilog硬件描述語言，Chisel利用Scala語言的面向對象、函數式編程等特點，使得硬件描述的抽象水平大大提高。在很大程度上簡化和加速了硬件設計，但是，Chisel的基礎——Scala語言使用相對復雜，應用領域狹窄，很少人能了解和掌握，不利于Chisel大規模推廣應用。

Python語言是近些年來新興的編程語言，擁有很強的面向對象編程能力，它的類模塊支持多態，操作符重載和多繼承等高級概念。Python語法簡潔，使用范圍廣，學習成本低，通過調用有大量現成的函數庫就能進行開發。Python的使用和分發是完全免費的，同時Python在線社區對用戶需求的響應和商業軟件一樣非常快，在不同系統平臺上進行移植也非常簡單。綜上所述，Python語言是EDA設計中實現硬件描述的理想編程語言。

發明內容

本發明的目的在于克服現有技術的缺點與不足，提出了一種基于Python語言的EDA開發平臺及其使用方法，通過增加Python語言及FIRRTL語言的解釋器，充分利用Python語言面向對象，支持函數式編程，以及支持多態，操作符重載和多繼承等的特點，使得開發平臺的用戶可以直接使用Python語言實現對FPGA/ASIC芯片的硬件描述及測試，極大提高了EDA開發的效率。

為實現上述目的，本發明所提供的技術方案如下：

一種基于Python語言的EDA開發平臺，包括：

基于Python的硬件描述類庫，為使用Python語言編寫的專為描述硬件電路邏輯描述的Python庫，定義一系列硬件描述所用到的對象以及特性；

語言解釋器，用于將Python語言解釋為RTL級Verilog代碼，包括Python到FIRRTL的P2F解釋器和FIRRTL到RTL級Verilog的F2V解釋器；

Verilator仿真工具，用于將基于Python語言的測試用例，轉換到能夠綜合的Verilog代碼后，使用Verilator編譯為能夠仿真的C++代碼進行仿真測試。