[發(fā)明專利]神經(jīng)網(wǎng)絡(luò)運(yùn)算系統(tǒng)

有效

• 申請(qǐng)?zhí)枺?/td>: 201910083228.4
• 申請(qǐng)日: 2019-01-28
• 公開(kāi)（公告）號(hào): CN109829540B
• 公開(kāi)（公告）日: 2021-05-28
• 發(fā)明（設(shè)計(jì)）人: 呂杭炳;許曉欣;羅慶;劉明
• 申請(qǐng)（專利權(quán)）人: 中國(guó)科學(xué)院微電子研究所
• 主分類號(hào): G06N3/063
• 分類號(hào): G06N3/063;G11C11/22
• 代理公司: 中科專利商標(biāo)代理有限責(zé)任公司 11021
• 代理人: 周天宇

本公開(kāi)提供一種神經(jīng)網(wǎng)絡(luò)運(yùn)算系統(tǒng)，包括：運(yùn)算陣列，包括運(yùn)算單元，各運(yùn)算單元包括：源極端、漏極端和柵極，柵極下方的閾值電壓調(diào)整層，以及源極和漏極區(qū)域之間延伸的溝道區(qū)，所述閾值電壓調(diào)整層位于溝道區(qū)上方；運(yùn)算陣列的每列運(yùn)算單元的柵極接在一起，各列用于依據(jù)所述閾值電壓調(diào)整層調(diào)整的閾值電壓以調(diào)整權(quán)值；所述閾值電壓調(diào)整層為鐵電層。本公開(kāi)的神經(jīng)網(wǎng)絡(luò)運(yùn)算系統(tǒng)機(jī)構(gòu)在神經(jīng)網(wǎng)絡(luò)運(yùn)算后進(jìn)行讀取時(shí)的電流值為一恒定值，并行數(shù)不受限制，有利于構(gòu)建超大規(guī)模神經(jīng)網(wǎng)絡(luò)。

技術(shù)領(lǐng)域

本公開(kāi)涉及神經(jīng)網(wǎng)絡(luò)運(yùn)算領(lǐng)域，進(jìn)一步涉及一種融合存儲(chǔ)和運(yùn)算功能的神經(jīng)網(wǎng)絡(luò)運(yùn)算系統(tǒng)。

背景技術(shù)

傳統(tǒng)DRAM(動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)采用1T1C(1Transistor-1Capacitor，1晶體管-1電容器)的存儲(chǔ)單元結(jié)構(gòu)，當(dāng)連接至晶體管柵極的字線選通時(shí)，晶體管選通，可以從位線上讀取存儲(chǔ)在電容器上的位信息；傳統(tǒng)NAND則采用浮置柵極(floating gate)或者電荷俘獲結(jié)構(gòu)；它們一種是實(shí)現(xiàn)動(dòng)態(tài)隨機(jī)存儲(chǔ)，一種是實(shí)現(xiàn)非易失性存儲(chǔ)，所以說(shuō)這兩類存儲(chǔ)器的制備工藝差別巨大，無(wú)法在一款片上芯片(SOC)里同時(shí)集成，因此無(wú)法融合兩種存儲(chǔ)器的優(yōu)點(diǎn)，使得SOC芯片的存儲(chǔ)容量和計(jì)算性能受到限制。

神經(jīng)網(wǎng)絡(luò)中，傳統(tǒng)的突觸器件兩端憶阻器或三端晶體管模擬實(shí)現(xiàn)，突觸器件一般采用并行NOR結(jié)構(gòu)相互連接，在經(jīng)過(guò)權(quán)值訓(xùn)練后，采用電流匯聚的方式來(lái)完成運(yùn)算。該類結(jié)構(gòu)存在操作電流大，功耗訓(xùn)練功耗大等問(wèn)題，使并行數(shù)受限。

發(fā)明內(nèi)容

(一)要解決的技術(shù)問(wèn)題

有鑒于此，本公開(kāi)的目的在于提供一種融合性存儲(chǔ)和運(yùn)算兩種功能的神經(jīng)網(wǎng)絡(luò)運(yùn)算系統(tǒng)。

(二)技術(shù)方案

為實(shí)現(xiàn)上述目的，本公開(kāi)提供一種神經(jīng)網(wǎng)絡(luò)運(yùn)算系統(tǒng)，其中，包括：

運(yùn)算陣列，包括運(yùn)算單元，各運(yùn)算單元包括：源極端、漏極端和柵極，柵極下方的閾值電壓調(diào)整層，以及源極和漏極區(qū)域之間延伸的溝道區(qū)，所述閾值電壓調(diào)整層位于溝道區(qū)上方；

運(yùn)算陣列的每列運(yùn)算單元的柵極接在一起，各列用于依據(jù)所述閾值電壓調(diào)整層調(diào)整的閾值電壓以調(diào)整權(quán)值；

所述閾值電壓調(diào)整層為鐵電層。

在進(jìn)一步的實(shí)施方案中，所述運(yùn)算陣列的每列的柵極用于輸入待運(yùn)算值，所述運(yùn)算陣列的每行的運(yùn)算單元的串接在一起，用于輸出每行的運(yùn)算單元各自運(yùn)算后的輸出值。

在進(jìn)一步的實(shí)施方案中，每行的運(yùn)算單元還串接有求和電路，用于對(duì)各單元運(yùn)算結(jié)果進(jìn)行加和形成輸出電壓值。

在進(jìn)一步的實(shí)施方案中，每行的求和電路后端還包括模數(shù)轉(zhuǎn)換電路，用于將各行的輸出電壓值轉(zhuǎn)換為對(duì)應(yīng)數(shù)字信號(hào)的輸出值。

在進(jìn)一步的實(shí)施方案中，所述鐵電層材料為摻雜的HfO_x，ZrO_x，PZT，BFO或BST。

在進(jìn)一步的實(shí)施方案中，所述運(yùn)算陣列中的各運(yùn)算單元采用3D堆疊方式構(gòu)成。

在進(jìn)一步的實(shí)施方案中，所述運(yùn)算陣列的每行的運(yùn)算單元的串接在一起，其中，在運(yùn)算陣列的設(shè)定行和設(shè)定列分別輸入電壓，以共同確定位于設(shè)定行和設(shè)定列運(yùn)算單元的閾值電壓。

在進(jìn)一步的實(shí)施方案中，所述施加于各運(yùn)算單元柵極的電壓絕對(duì)值配置為大于鐵電層發(fā)生極化翻轉(zhuǎn)的翻轉(zhuǎn)電壓。

在進(jìn)一步的實(shí)施方案中，還包括：控制電路，與所述運(yùn)算陣列電性連接，用于控制運(yùn)算陣列中的權(quán)值寫入，神經(jīng)網(wǎng)絡(luò)運(yùn)算，和/或神經(jīng)網(wǎng)絡(luò)運(yùn)算結(jié)果輸出。

在進(jìn)一步的實(shí)施方案中，還包括：讀取電路，用于讀取所述神經(jīng)網(wǎng)絡(luò)運(yùn)算結(jié)果。

(三)有益效果