[發明專利]一種基于磁隧道結的多電壓控制的非易失性布爾邏輯架構

有效

• 申請號: 201910071286.5
• 申請日: 2019-01-25
• 公開（公告）號: CN109872741B
• 公開（公告）日: 2021-05-25
• 發明（設計）人: 陳建軍;尹寧遠;虞志益
• 申請（專利權）人: 中山大學
• 主分類號: G11C11/16
• 分類號: G11C11/16
• 代理公司: 廣州嘉權專利商標事務所有限公司 44205
• 代理人: 胡輝

1.一種基于磁隧道結的多電壓控制的非易失性布爾邏輯架構，其特征在于：包括磁隧道結寫入電路、讀寫共享磁隧道結對、讀取電路和精細電壓控制電路，所述磁隧道結寫入電路的輸出端通過讀寫共享磁隧道結對進而與讀取電路的第一輸入端連接，所述精細電壓控制電路的第一輸出端與磁隧道結寫入電路的供電電壓輸入端連接，所述精細電壓控制電路的第二輸出端與讀取電路的供電電壓輸入端連接，所述精細電壓控制電路用于給所述磁隧道結寫入電路和所述讀取電路在不同的時刻進行唯一供電。

2.根據權利要求1所述的一種基于磁隧道結的多電壓控制的非易失性布爾邏輯架構，其特征在于：所述磁隧道結寫入電路包括第一數據輸入模塊、第二數據輸入模塊和控制寫通路模塊，所述第一數據輸入模塊的輸出端與控制寫通路模塊的第一輸入端連接，所述第二數據輸入模塊的輸出端與控制寫通路模塊的第二輸入端連接。

3.根據權利要求2所述的一種基于磁隧道結的多電壓控制的非易失性布爾邏輯架構，其特征在于：所述第一數據輸入模塊包括第一PMOS管和第一NMOS管，所述第一PMOS管的源極接正電源，所述第一NMOS管的源極接負電源，所述第一PMOS管的漏極與第一NMOS管的漏極連接，所述第一PMOS管的漏極與控制寫通路模塊連接，所述第一NMOS管的漏極與控制寫通路模塊連接，所述第一PMOS管的柵極與第一NMOS管的柵極連接。

4.根據權利要求3所述的一種基于磁隧道結的多電壓控制的非易失性布爾邏輯架構，其特征在于：所述第二數據輸入模塊包括第二PMOS管和第二NMOS管，所述第二PMOS管的源極接正電源，所述第二NMOS管的源極接負電源，所述第二PMOS管的漏極與第二NMOS管的漏極連接，所述第二PMOS管的漏極與控制寫通路模塊連接，所述第二NMOS管的漏極與控制寫通路模塊連接，所述第二PMOS管的柵極與第二NMOS管的柵極連接。

5.根據權利要求4所述的一種基于磁隧道結的多電壓控制的非易失性布爾邏輯架構，其特征在于：所述控制寫通路模塊包括第一寫使能管、第二寫使能管和第三寫使能管，所述第一寫使能管是第三NMOS管，所述第三NMOS管的源極與第一PMOS管的漏極連接，所述第二寫使能管是第四NMOS管，所述第四NMOS管的源極與零電平電壓連接，所述第三寫使能管是第五NMOS管，所述第五NMOS管的漏極與第二PMOS管的漏極連接。

6.根據權利要求5所述的一種基于磁隧道結的多電壓控制的非易失性布爾邏輯架構，其特征在于：所述讀寫共享磁隧道結對包括第一磁隧道結和第二磁隧道結，所述第一磁隧道結上端點與第三NMOS管的漏極連接，所述第一磁隧道結下端點與第二磁隧道結上端點連接形成中間節點，所述中間節點與第四NMOS管的漏極連接，所述第二磁隧道結下端點與第五NMOS管的源極連接。

7.根據權利要求6所述的一種基于磁隧道結的多電壓控制的非易失性布爾邏輯架構，其特征在于：所述讀取電路包括邏輯輸出單元和控制讀通路單元，所述控制讀通路單元的電流輸入端與讀寫共享磁隧道結對的上端點連接，所述控制讀通路單元的電流輸出端與讀寫共享磁隧道結對的下端口連接，所述邏輯輸出單元的輸入端與讀寫共享磁隧道結對的中間節點連接。

8.根據權利要求7所述的一種基于磁隧道結的多電壓控制的非易失性布爾邏輯架構，其特征在于：所述控制讀通路單元包括第一讀使能管和第二讀使能管，所述第一讀使能管是第三PMOS管，所述第三PMOS管的漏極連接第一磁隧道結上端口，所述第二讀使能管是第四PMOS管，所述第四PMOS管的源極連接第二磁隧道結下端口。

9.根據權利要求7所述的一種基于磁隧道結的多電壓控制的非易失性布爾邏輯架構，其特征在于：所述邏輯輸出單元包括電壓比較器、第一反相器和第二反相器，所述電壓比較器的第一輸入端與讀寫共享磁隧道結對中間節點連接，所述電壓比較器的第二輸入端與可編程的參考電壓相連，所述電壓比較器的輸出端與第一反相器的輸入端連接，所述第一反相器的輸出端與第二反相器的輸入端連接。

10.根據權利要求1所述的一種基于磁隧道結的多電壓控制的非易失性布爾邏輯架構，其特征在于：所述精細電壓控制電路包括第五PMOS管、第六NMOS管、第六PMOS管和第七NMOS管，所述第五PMOS管的漏極與第六NMOS管的漏極連接，所述第五PMOS管的源極連接正電源，所述第六NMOS管的漏極接地，所述第五PMOS管的柵極與第六NMOS管的柵極連接，所述第六PMOS管的漏極與第七NMOS管的漏極連接，所述第六PMOS管的源極接地，所述第七NMOS管的源極連接負電源，所述第六PMOS管的柵極與第七NMOS管的柵極連接。