[發明專利]基于分布式定時器的增量式編碼器的采集系統及方法

有效

• 申請號: 201910024277.0
• 申請日: 2019-01-10
• 公開（公告）號: CN109737995B
• 公開（公告）日: 2021-05-04
• 發明（設計）人: 賀崗志;廖文龍
• 申請（專利權）人: 安徽酷哇機器人有限公司
• 主分類號: G01D5/244
• 分類號: G01D5/244
• 代理公司: 上海段和段律師事務所 31334
• 代理人: 李佳俊;郭國中

本發明提供了一種基于分布式定時器的增量式編碼器的采集系統及方法，包括：第一定時器：工作于脈寬調制模式，包括N+1路輸出，其中N路輸出用于驅動電機，第N+1路輸出的占空比最小，形成與N路輸出同步的單脈沖輸出至第二定時器及第三定時器；第二定時器：連接正交編碼器的A、B相，對正交編碼器進行脈沖計數；第三定時器：連接正交編碼器的A、B相，對正交編碼器進行脈沖計時。采用與PWM周期同步的觸發信號，獲取正交編碼器在一個PWM周期內精確的脈沖個數與單個脈沖的時間，得到在一個PWM周期精確的速度值，對于作高精度控制有非常重大的意義。

技術領域

本發明涉及采集電路技術領域，具體地，涉及基于分布式定時器的增量式編碼器的采集系統及方法。

背景技術

正交編碼器的采集可以由FPGA來完成，并采用M-T算法來提高采集的精度，這也是許多電機驅動設備常用的方法，例如：一種基于校準技術提高編碼器精度的方法。

正交編碼器的采集也可以由DSP來完成，DSP部分(特別是TI的產品)的外設功能(本專利主要為定時器部分的功能)，結合M-T算法也可以實現編碼器的高精度采集，但其很難嚴格保持與系統控制時的刻一致。

以上兩類產品的缺陷十分明顯：

a:FPGA在實現編碼器方面需要的單位成本遠高于相應的單片機平臺，而且目前FPGA的開發靈活度低于基于ARM的信號處理芯片。

b:DSP運算處理芯片與基于ARM單片機平臺的運算處理芯片相比，開發難度與周期都要求較高，而且基于DSP運算處理芯片相對成本高于基于ARM單片機平臺的運算處理芯片，另外如何結合系統控制(通常為PWM控制)較為困難。

發明內容

針對現有技術中的缺陷，本發明的目的是提供一種基于分布式定時器的增量式編碼器的采集系統及方法。

根據本發明提供的一種基于分布式定時器的增量式編碼器的采集系統，包括：

第一定時器：工作于脈寬調制模式，包括N+1路輸出，其中N路輸出用于驅動電機，第N+1路輸出的占空比最小，形成與N路輸出同步的單脈沖輸出至第二定時器及第三定時器；

第二定時器：連接正交編碼器的A、B相，對正交編碼器進行脈沖計數；

第三定時器：連接正交編碼器的A、B相，對正交編碼器進行脈沖計時。

較佳的，所述第二定時器包括第一通道、第二通道和第三通道，所述第一通道和所述第二通道分別連接正交編碼器的A、B相，對正交編碼器進行脈沖計數，所述第三通道連接所述第一定時器的第N+1路輸出，用于鎖存脈沖時刻的脈沖的計數值。

較佳的，所述第三定時器包括第四通道、第五通道和第六通道，所述第四通道和第五通道通過異或門連接正交編碼器的A、B相，獲取異或門輸出信號的上升沿及下降沿，所述第六通道連接所述第一定時器的第N+1路輸出，用于鎖存脈沖時刻k的脈沖出現的時間值。

較佳的，還包括：

計數計時模塊：分別連接所述第一定時器、所述第二定時器和所述第三定時器，采用MT方法得到k時刻的速度V_k：

其中，T為脈寬調制模式的PWM周期時長，P_k為脈沖的計數值，T_k為脈沖出現的時間值。

根據本發明提供的一種基于分布式定時器的增量式編碼器的采集方法，包括：

將第一定時器工作于脈寬調制模式，包括N+1路輸出，其中N路輸出用于驅動電機，第N+1路輸出的占空比最小，形成與N路輸出同步的單脈沖輸出至第二定時器及第三定時器；

通過連接正交編碼器的A、B相的第二定時器對正交編碼器進行脈沖計數；