[發明專利]存儲器結構及其編程方法與讀取方法

有效

• 申請號: 201910014961.0
• 申請日: 2019-01-08
• 公開（公告）號: CN110033805B
• 公開（公告）日: 2021-12-14
• 發明（設計）人: 許家榮;孫文堂
• 申請（專利權）人: 力旺電子股份有限公司
• 主分類號: G11C16/04
• 分類號: G11C16/04;G11C16/26;G11C16/12;H01L27/11517
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 陳小雯

1.一種存儲器結構，其特征在于，包括：

第一選擇晶體管，包括選擇柵極及位于所述選擇柵極兩側的第一摻雜區與第二摻雜區；

第一浮置柵極晶體管，包括浮置柵極及位于所述浮置柵極兩側的所述第二摻雜區與第三摻雜區；

第二選擇晶體管，包括所述選擇柵極及位于所述選擇柵極兩側的第四摻雜區與第五摻雜區；

第二浮置柵極晶體管，包括所述浮置柵極及位于所述浮置柵極兩側的所述第五摻雜區與第六摻雜區，其中所述第二浮置柵極晶體管中的所述浮置柵極的柵極寬度大于所述第一浮置柵極晶體管中的所述浮置柵極的柵極寬度；以及

第七摻雜區，其中所述浮置柵極至少覆蓋部分所述第七摻雜區，

其中所述第一選擇晶體管、所述第二選擇晶體管、所述第一浮置柵極晶體管與所述第二浮置柵極晶體管為P型金屬氧化物半導體晶體管，且所述第一摻雜區至所述第六摻雜區為P型摻雜區，

其中在由所述第一選擇晶體管與所述第一浮置柵極晶體管所形成的路徑上進行編程操作時，對所述第四摻雜區與第六摻雜區施加斜坡電壓，

其中所述斜坡電壓的電壓施加模式為從0V增加至編程電壓。

2.根據權利要求1所述的存儲器結構，其特征在于，還包括N型阱區，其中所述第一摻雜區至所述第六摻雜區位于所述N型阱區中。

3.根據權利要求2所述的存儲器結構，其特征在于，還包括P型阱區，其中所述P型阱區位于所述N型阱區與所述第七摻雜區之間。

4.根據權利要求1所述的存儲器結構，其特征在于，所述第七摻雜區為N型摻雜區，且位于P型基底或P型阱區中。

5.根據權利要求1所述的存儲器結構，其特征在于，在由所述第一選擇晶體管與所述第一浮置柵極晶體管所形成的路徑上進行編程操作時，還包括對所述第七摻雜區施加所述斜坡電壓。

6.根據權利要求5所述的存儲器結構，其特征在于，所述斜坡電壓的所述電壓施加模式包括單階段漸增施加模式、多階段漸增施加模式或平滑漸增施加模式。

7.一種存儲器結構，其特征在于，包括：

第一選擇晶體管，包括選擇柵極及位于所述選擇柵極兩側的第一摻雜區與第二摻雜區；

第一浮置柵極晶體管，包括浮置柵極及位于所述浮置柵極兩側的所述第二摻雜區與第三摻雜區；

第二選擇晶體管，包括所述選擇柵極及位于所述選擇柵極兩側的第四摻雜區與第五摻雜區；

第二浮置柵極晶體管，包括所述浮置柵極及位于所述浮置柵極兩側的所述第五摻雜區與第六摻雜區，其中所述第二浮置柵極晶體管中的所述浮置柵極的柵極寬度大于所述第一浮置柵極晶體管中的所述浮置柵極的柵極寬度；以及

第七摻雜區，其中所述浮置柵極至少覆蓋部分所述第七摻雜區，

其中所述第一選擇晶體管、所述第二選擇晶體管、所述第一浮置柵極晶體管與所述第二浮置柵極晶體管為N型金屬氧化物半導體晶體管，且所述第一摻雜區至所述第六摻雜區為N型摻雜區，

其中在由所述第一選擇晶體管與所述第一浮置柵極晶體管所形成的路徑上進行編程操作時，對所述第四摻雜區與第六摻雜區施加編程電壓。

8.根據權利要求1或7所述的存儲器結構，其特征在于，所述第二浮置柵極晶體管中的所述浮置柵極的柵極長度大于所述第一浮置柵極晶體管中的所述浮置柵極的柵極長度。

9.根據權利要求1或7所述的存儲器結構，其特征在于，所述第二選擇晶體管中的所述選擇柵極的柵極寬度大于所述第一選擇晶體管中的所述選擇柵極的柵極寬度。

10.根據權利要求1或7所述的存儲器結構，其特征在于，所述第一選擇晶體管中的所述選擇柵極的柵極寬度大于所述第一浮置柵極晶體管中的所述浮置柵極的柵極寬度。

11.根據權利要求1或7所述的存儲器結構，其特征在于，所述選擇柵極與所述浮置柵極彼此分離設置且在第一方向上延伸。