[發明專利]輸出電路和芯片

在審

• 申請號: 201910012322.0
• 申請日: 2019-01-07
• 公開（公告）號: CN111415689A
• 公開（公告）日: 2020-07-14
• 發明（設計）人: 不公告發明人
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: G11C5/14
• 分類號: G11C5/14;G11C16/30
• 代理公司: 北京市鑄成律師事務所 11313
• 代理人: 李博瀚;陳曉亮

1.一種輸出電路，其特征在于，包括：

第一級電路，所述第一級電路用于讀取存儲器內部的串行數據，并將所述串行數據分成多個設定速率等級的電壓信號；

第二級電路，與所述第一級電路連接，所述第二級電路用于接收所述第一級電路輸出的多個電壓信號，生成多個電壓信號，并為每一個生成的電壓信號分配傳輸路徑；

第三級電路，與所述第二級電路連接，所述第三級電路用于接收所述第二級電路輸出的多個電壓信號，并根據ZQ校準信號為每一個接收到的電壓信號分配傳輸路徑；

第四級電路，與所述第三級電路連接，所述第四級電路包括上拉電路和下拉電路，所述上拉電路和所述下拉電路均包括多個并聯的薄柵低閾值NMOS管，所述第四級電路用于接收所述第三級電路輸出的多個電壓信號，并根據接收到的電壓信號生成所述輸出電路的輸出電壓信號。

2.如權利要求1所述的輸出電路，其特征在于，所述上拉電路包括多個并聯的上拉支路，各所述上拉支路均包括結構相同的第一薄柵低閾值NMOS管，所述第一薄柵低閾值NMOS管的漏極與電源電壓連接，所述第一薄柵低閾值NMOS管的柵極接收所述第三級電路輸出的上拉電壓信號；各所述上拉支路的所述第一薄柵低閾值NMOS管的源極均連接作為數據輸出端。

3.如權利要求2所述的輸出電路，其特征在于，所述下拉電路包括多個并聯的下拉支路，各所述下拉支路均包括結構相同的第二薄柵低閾值NMOS管，所述第二薄柵低閾值NMOS管的源極接地，所述第二薄柵低閾值NMOS管的漏極與所述第一薄柵低閾值NMOS管的源極連接，所述第二薄柵低閾值NMOS管的柵極接收所述第三級電路輸出的下拉電壓信號。

4.如權利要求3所述的輸出電路，其特征在于，所述第三級電路還用于在ZQ校準時輸出多個上拉ZQ校準信號；

各所述上拉支路均包括多個第三薄柵低閾值NMOS管，各所述上拉支路中所述第三薄柵低閾值NMOS管均與所述第一薄柵低閾值NMOS管并聯；所述第三薄柵低閾值NMOS管的柵極接收所述上拉ZQ校準信號，所述第三薄柵低閾值NMOS管用于根據上拉ZQ校準信號，調整所述上拉支路的等效電阻為RZQ。

5.如權利要求4所述的輸出電路，其特征在于，所述第三級電路還用于在ZQ校準時輸出多個下拉ZQ校準信號；

各所述下拉支路均包括多個第四薄柵低閾值NMOS管，各所述下拉支路中所述第四薄柵低閾值NMOS管均與所述第二薄柵低閾值NMOS管并聯，所述第四薄柵低閾值NMOS管的柵極接收所述下拉ZQ校準信號，所述第四薄柵低閾值NMOS管用于根據下拉ZQ校準信號，調整所述下拉支路的等效電阻為RZQ。

6.如權利要求5所述的輸出電路，其特征在于，多個所述第三薄柵低閾值NMOS管和多個所述第四薄柵低閾值NMOS管的等效寬長比的比例均依次遞增。

7.如權利要求5所述的輸出電路，其特征在于，所述上拉電路還包括上拉開關模塊，所述上拉開關模塊包括與所述第一薄柵低閾值NMOS管對應數目的厚柵高閾值NMOS管，所述厚柵高閾值NMOS管的漏極與電源電壓連接，所述厚柵高閾值NMOS管的源極與所述第一薄柵低閾值NMOS管的漏極一一對應連接，所述厚柵高閾值NMOS管柵極用于接收所述第三級電路輸出的高電壓閾值信號。

8.如權利要求7所述的輸出電路，其特征在于，各所述上拉支路還包括至少一個第一低電壓校準MOS管，所述第一低電壓校準MOS管與所述第一薄柵低閾值NMOS管并聯，所述第一低電壓校準MOS管的柵極與所述第三級電路連接，所述第一低電壓校準MOS管用于在接收低電壓信號時導通。

9.如權利要求8所述的輸出電路，其特征在于，各所述下拉支路還包括至少一個第二低電壓校準MOS管，所述第二低電壓校準MOS管與所述第二薄柵低閾值NMOS管并聯，所述第二低電壓校準MOS管的柵極與所述第三級電路連接，所述第二低電壓校準MOS管用于在接收低電壓信號時導通。