[發(fā)明專利]模數(shù)轉(zhuǎn)換器及其時(shí)鐘產(chǎn)生電路

有效

• 申請(qǐng)?zhí)枺?/td>: 201910003174.6
• 申請(qǐng)日: 2019-01-03
• 公開（公告）號(hào): CN111404550B
• 公開（公告）日: 2022-09-09
• 發(fā)明（設(shè)計(jì)）人: 李琛;王浩
• 申請(qǐng)（專利權(quán)）人: 無(wú)錫華潤(rùn)上華科技有限公司
• 主分類號(hào): H03M1/46
• 分類號(hào): H03M1/46
• 代理公司: 華進(jìn)聯(lián)合專利商標(biāo)代理有限公司 44224
• 代理人: 鄧云鵬

本發(fā)明涉及一種模數(shù)轉(zhuǎn)換器及其時(shí)鐘產(chǎn)生電路，包括級(jí)聯(lián)的時(shí)鐘產(chǎn)生模組，每一級(jí)所述時(shí)鐘產(chǎn)生模組用于產(chǎn)生對(duì)應(yīng)的內(nèi)部時(shí)鐘信號(hào)，每一級(jí)所述時(shí)鐘產(chǎn)生模組包括延遲模塊和邏輯門模塊，第N級(jí)邏輯門模塊的第二輸入端連接前一級(jí)邏輯門模塊的輸出端，而邏輯門模塊的輸出端用于輸出內(nèi)部時(shí)鐘，因此每一級(jí)時(shí)鐘產(chǎn)生模組均可產(chǎn)生一個(gè)內(nèi)部時(shí)鐘信號(hào)，且內(nèi)部時(shí)鐘N可由內(nèi)部時(shí)鐘N?1和本級(jí)時(shí)鐘產(chǎn)生模組中延遲模塊的延遲時(shí)間運(yùn)算得到，利用一個(gè)外部時(shí)鐘信號(hào)可產(chǎn)生2～N個(gè)內(nèi)部時(shí)鐘信號(hào)，用戶可根據(jù)需求選擇其中一路時(shí)鐘用于模數(shù)轉(zhuǎn)換器，原理簡(jiǎn)單，電路結(jié)構(gòu)簡(jiǎn)單易實(shí)現(xiàn)，降低了系統(tǒng)功耗，應(yīng)用于模數(shù)轉(zhuǎn)換器后不會(huì)對(duì)模數(shù)轉(zhuǎn)換器產(chǎn)生影響。

技術(shù)領(lǐng)域

本發(fā)明涉及微電子技術(shù)領(lǐng)域，特別是涉及模數(shù)轉(zhuǎn)換器及其時(shí)鐘產(chǎn)生電路。

背景技術(shù)

逐次逼近型模數(shù)轉(zhuǎn)換器占據(jù)著大部分的中等至高分辨率模數(shù)轉(zhuǎn)換器的市場(chǎng)。逐次逼近型模數(shù)轉(zhuǎn)換器是一種二進(jìn)制搜索算法。通常，N位逐次逼近型模數(shù)轉(zhuǎn)換器需要N+2或N+3個(gè)比較周期，在前一位轉(zhuǎn)換完成之前不得進(jìn)入下一次轉(zhuǎn)換。由于逐次逼近算法的緣故，逐次逼近型模數(shù)轉(zhuǎn)換器的實(shí)際工作時(shí)鐘遠(yuǎn)遠(yuǎn)大于其采樣速率。

逐次逼近型模數(shù)轉(zhuǎn)換器在高速應(yīng)用時(shí)，需要提供一路高速高精度的時(shí)鐘信號(hào)，當(dāng)時(shí)鐘速度超過(guò)百兆級(jí)別以后，時(shí)鐘電路復(fù)雜會(huì)對(duì)系統(tǒng)帶來(lái)較大影響，且會(huì)增大系統(tǒng)功耗。

發(fā)明內(nèi)容

基于此，有必要針對(duì)逐次逼近型模數(shù)轉(zhuǎn)換器在高速應(yīng)用時(shí)時(shí)鐘電路復(fù)雜影響工作系統(tǒng)的問題，提供一種模數(shù)轉(zhuǎn)換器及其時(shí)鐘產(chǎn)生電路。

一種時(shí)鐘產(chǎn)生電路，包括級(jí)聯(lián)的時(shí)鐘產(chǎn)生模組，每一級(jí)所述時(shí)鐘產(chǎn)生模組用于產(chǎn)生對(duì)應(yīng)的內(nèi)部時(shí)鐘信號(hào)，每一級(jí)所述時(shí)鐘產(chǎn)生模組包括延遲模塊和邏輯門模塊；

第N級(jí)延遲模塊的輸出端連接第N+1級(jí)延遲模塊的輸入端，其中，第一級(jí)延遲模塊的輸入端用于輸入外部時(shí)鐘信號(hào)，所述外部時(shí)鐘信號(hào)的頻率低于所述內(nèi)部時(shí)鐘信號(hào)的頻率；

各所述邏輯門模塊均包括第一輸入端、第二輸入端和輸出端，第N級(jí)邏輯門模塊的第一輸入端連接所述第N級(jí)延遲模塊的輸出端，所述第N級(jí)邏輯門模塊的第二輸入端連接第N-1級(jí)邏輯門模塊的輸出端，所述第N級(jí)邏輯門模塊的輸出端用于輸出第N個(gè)內(nèi)部時(shí)鐘信號(hào)，其中N大于等于2；

第一級(jí)邏輯門模塊的第一輸入端用于輸入所述外部時(shí)鐘信號(hào)，第二輸入端連接所述第一級(jí)延遲模塊的輸出端。

在其中一個(gè)實(shí)施例中，各所述延遲模塊均包括延遲單元，其中，

第一級(jí)延遲模塊包括第一個(gè)延遲單元；

第N級(jí)延遲模塊包括第2N-2個(gè)延遲單元和第2N-1個(gè)延遲單元，且N大于等于2；

各所述延遲單元的輸出端連接下一個(gè)延遲單元的輸入端，所述第一個(gè)延遲單元的輸入端用于輸入外部時(shí)鐘信號(hào)。

在其中一個(gè)實(shí)施例中，第一級(jí)邏輯門模塊包括第一個(gè)異或門，所述第一個(gè)異或門的第一輸入端連接所述第一個(gè)延遲單元的輸入端，所述第一個(gè)異或門的第二輸入端連接所述第一個(gè)延遲單元的輸出端，所述第一個(gè)異或門的輸出端用于輸出第一個(gè)內(nèi)部時(shí)鐘信號(hào)。

在其中一個(gè)實(shí)施例中，第N級(jí)邏輯門模塊包括第N個(gè)異或門和第N-1個(gè)或門，所述第N-1個(gè)或門的輸出端即為所述第N級(jí)邏輯模塊的輸出端，用于輸出第N個(gè)內(nèi)部時(shí)鐘信號(hào)；

所述第N個(gè)異或門的第一輸入端連接所述第2N-2個(gè)延遲單元的輸出端，所述第N個(gè)異或門的第二輸入端連接所述第2N-1個(gè)延遲單元的輸出端，所述第N-1個(gè)或門的第一輸入端連接所述第N個(gè)異或門的輸出端，所述第N-1個(gè)或門的第二輸入端連接前一級(jí)所述邏輯模塊的輸出端，其中，N大于等于2。

在其中一個(gè)實(shí)施例中，各所述延遲單元均包括至少一個(gè)反相器，通過(guò)配置所述反相器的數(shù)量調(diào)節(jié)所述延遲單元的延遲時(shí)間。