[發明專利]碳化硅半導體裝置及其制造方法

在審

• 申請號: 201880090891.0
• 申請日: 2018-03-28
• 公開（公告）號: CN111886680A
• 公開（公告）日: 2020-11-03
• 發明（設計）人: 田中梨菜;菅原勝俊;福井峪;八田英之;宮田祐輔
• 申請（專利權）人: 三菱電機株式會社
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/12;H01L29/78
• 代理公司: 中國貿促會專利商標事務所有限公司 11038
• 代理人: 賈成功

1.一種碳化硅半導體裝置(101、101V、102～105)，其具備：

漂移層(2)，其由碳化硅構成，具有第1導電型；

主體區域(5)，其在所述漂移層(2)上設置，具有第2導電型；

源區域(3)，其在所述主體區域(5)上設置，具有所述第1導電型；

柵絕緣膜(10)，其設置于將所述源區域(3)及所述主體區域(5)貫通的至少一個溝槽(6)的各自的內壁；

柵電極(11)，其經由所述柵絕緣膜(10)而設置于所述溝槽(6)的各自中；

至少一個保護層(7)，其至少具有位于所述溝槽(6)的下方的部分，與所述漂移層(2)接觸，具有所述第2導電型；

至少一個第1低電阻層(8)，其與所述溝槽(6)及所述保護層(7)接觸，在深度方向上跨越所述溝槽(6)與所述保護層(7)之間的邊界部(BD)，具有所述第1導電型，具有比所述漂移層(2)高的雜質濃度；和

至少一個第2低電阻層(9)，其與所述第1低電阻層(8)接觸，遠離所述溝槽(6)，具有所述第1導電型，具有比所述第1低電阻層(8)高的雜質濃度。

2.根據權利要求1所述的碳化硅半導體裝置(101、101V、102～105)，其中，所述第1低電阻層(8)的雜質濃度隨著遠離所述溝槽(6)而升高。

3.根據權利要求1或2所述的碳化硅半導體裝置(102)，其中，所述第2低電阻層(9)與所述第1低電阻層(8)的底面接觸。

4.根據權利要求1至3中任一項所述的碳化硅半導體裝置(103)，其中，所述第2低電阻層(9)與所述第1低電阻層(8)的側面接觸，

還具備：

第3低電阻層(17)，其與所述第1低電阻層(8)的底面、所述第2低電阻層(9)的底面和所述保護層(7)的側面接觸，具有所述第1導電型，具有比所述第1低電阻層(8)高的雜質濃度。

5.根據權利要求1至4中任一項所述的碳化硅半導體裝置(101V)，其中，在截面視圖中，

所述至少一個溝槽包含相鄰的1對溝槽(6a、6b)，

與所述1對溝槽(6a、6b)對應地，所述至少一個第1低電阻層包含1對第1低電阻層(8a、8b)，且所述至少一個第2低電阻層包含1對第2低電阻層(9a、9b)，

所述1對第2低電阻層(9a、9b)的一個側面與所述1對第2低電阻層(9a、9b)的另一側面彼此接觸。

6.根據權利要求1至4中任一項所述的碳化硅半導體裝置(101～105)，其中，在截面視圖中，

所述至少一個溝槽包含相鄰的1對溝槽(6a、6b)，

與所述1對溝槽(6a、6b)對應地，所述至少一個第1低電阻層包含1對第1低電阻層(8a、8b)，且所述至少一個第2低電阻層包含1對第2低電阻層(9a、9b)，

所述1對第2低電阻層(9a、9b)的一個側面與所述1對第2低電阻層(9a、9b)的另一側面被所述漂移層(2)隔開。

7.根據權利要求1至6中任一項所述的碳化硅半導體裝置(104)，其還具備電流擴散層(18)，所述電流擴散層(18)設置在所述主體區域(5)的下部與所述漂移層(2)之間，具有位于比所述保護層(7)的上端淺的下端，具有所述第1導電型，具有比所述第2低電阻層(9)高的雜質濃度。

8.根據權利要求1至7中任一項所述的碳化硅半導體裝置(101、101V、102～105)，其中，所述第2低電阻層(9)的所述第1導電型的雜質濃度為3×10¹⁷cm^-3以下。

9.根據權利要求1至8中任一項所述的碳化硅半導體裝置(101、101V、102～105)，其中，面內方向上的所述第1低電阻層(8)的寬度為0.1μm以上。