[發(fā)明專利]包含控制邏輯層級(jí)的半導(dǎo)體裝置以及相關(guān)存儲(chǔ)器裝置、控制邏輯組合件、電子系統(tǒng)和方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201880084643.5
• 申請(qǐng)日: 2018-12-27
• 公開（公告）號(hào): CN111527600B
• 公開（公告）日: 2023-05-02
• 發(fā)明（設(shè)計(jì)）人: S·E·西里斯;K·D·拜格爾
• 申請(qǐng)（專利權(quán)）人: 美光科技公司
• 主分類號(hào): H01L27/02
• 分類號(hào): H01L27/02;H03K19/0948;H10B99/00;H01L27/092;H03K19/20
• 代理公司: 北京律盟知識(shí)產(chǎn)權(quán)代理有限責(zé)任公司 11287
• 代理人: 王龍

本發(fā)明提供一種半導(dǎo)體裝置，其包括堆疊結(jié)構(gòu)，所述堆疊結(jié)構(gòu)包括疊組，所述疊組各自包括存儲(chǔ)器元件層級(jí)和控制邏輯層級(jí)，所述存儲(chǔ)器元件層級(jí)包括存儲(chǔ)器元件，所述控制邏輯層級(jí)與所述存儲(chǔ)器元件層級(jí)電連通并且包括控制邏輯裝置。所述疊組中的一或多個(gè)的所述控制邏輯層級(jí)的所述控制邏輯裝置中的至少一個(gè)包括至少一個(gè)展現(xiàn)彼此橫向位移的晶體管的裝置。還描述存儲(chǔ)器裝置、薄膜晶體管控制邏輯組合件、電子系統(tǒng)以及操作半導(dǎo)體裝置的方法。

優(yōu)先權(quán)主張

本申請(qǐng)案主張2017年12月29日申請(qǐng)的“包含控制邏輯層級(jí)的半導(dǎo)體裝置以及相關(guān)存儲(chǔ)器裝置、控制邏輯組合件、電子系統(tǒng)和方法(SEMICONDUCTOR?DEVICES?INCLUDINGCONTROL?LOGIC?LEVELS,AND?RELATED?MEMORY?DEVICES,CONTROL?LOGIC?ASSEMBLIES,ELECTRONIC?SYSTEMS,AND?METHODS)”的美國專利申請(qǐng)案序列號(hào)第15/858,229號(hào)的申請(qǐng)日的權(quán)益。

技術(shù)領(lǐng)域

本公開的實(shí)施例涉及半導(dǎo)體裝置設(shè)計(jì)和制造領(lǐng)域。更具體地，本公開的實(shí)施例涉及包含在其疊組具有控制邏輯層級(jí)的堆疊結(jié)構(gòu)的半導(dǎo)體裝置，以及相關(guān)存儲(chǔ)器裝置、控制邏輯組合件、電子系統(tǒng)和操作半導(dǎo)體裝置的方法。

背景技術(shù)

半導(dǎo)體裝置設(shè)計(jì)師通常希望通過減小個(gè)別特征的尺寸并且通過減小相鄰特征之間的分隔距離來增大半導(dǎo)體裝置內(nèi)的特征的集成度或密度。另外，半導(dǎo)體裝置設(shè)計(jì)師通常希望設(shè)計(jì)不僅緊湊而且提供性能優(yōu)勢以及簡化設(shè)計(jì)的架構(gòu)。

半導(dǎo)體裝置的一個(gè)實(shí)例為存儲(chǔ)器裝置。存儲(chǔ)器裝置一般被提供為計(jì)算機(jī)或其它電子裝置中的內(nèi)部集成電路。存在多種類型的存儲(chǔ)器，包含但不限于隨機(jī)存取存儲(chǔ)器(RAM)、只讀存儲(chǔ)器(ROM)、動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)、同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(SDRAM)、閃存存儲(chǔ)器和可變電阻存儲(chǔ)器。可變電阻存儲(chǔ)器的非限制性實(shí)例包含電阻性隨機(jī)存取存儲(chǔ)器(ReRAM)、導(dǎo)電橋隨機(jī)存取存儲(chǔ)器(導(dǎo)電橋RAM)、磁性隨機(jī)存取存儲(chǔ)器(MRAM)、相變材料(PCM)存儲(chǔ)器、相變隨機(jī)存取存儲(chǔ)器(PCRAM)、自旋力矩轉(zhuǎn)移隨機(jī)存取存儲(chǔ)器(STTRAM)、氧空位類存儲(chǔ)器和可編程導(dǎo)體存儲(chǔ)器。

存儲(chǔ)器裝置的典型存儲(chǔ)器單元包含一個(gè)例如晶體管等存取裝置和一個(gè)例如電容器等存儲(chǔ)器存儲(chǔ)結(jié)構(gòu)。半導(dǎo)體裝置的現(xiàn)代應(yīng)用可使用大量布置成存儲(chǔ)器陣列的存儲(chǔ)器單元，從而展現(xiàn)存儲(chǔ)器單元的行和列。存儲(chǔ)器單元可經(jīng)由沿著存儲(chǔ)器陣列的存儲(chǔ)器單元的行和列布置的數(shù)字線(例如，位線)和字線(例如，存取線)進(jìn)行電存取。存儲(chǔ)器陣列可為二維(2D)的，以便展現(xiàn)單個(gè)疊組(例如，單個(gè)層次、單個(gè)層級(jí))的存儲(chǔ)器單元，或可為三維(3D)的，以便展現(xiàn)多個(gè)疊組(例如，多個(gè)層級(jí)、多個(gè)層次)的存儲(chǔ)器單元。

位于存儲(chǔ)器裝置的存儲(chǔ)器陣列下方的基底控制邏輯結(jié)構(gòu)內(nèi)的控制邏輯裝置用以控制存儲(chǔ)器裝置的存儲(chǔ)器單元上的操作(例如，存取操作、讀取操作、寫入操作)。控制邏輯裝置的組合件可設(shè)置為借助于布線和互連結(jié)構(gòu)與存儲(chǔ)器陣列的存儲(chǔ)器單元電連通。然而，隨著3D存儲(chǔ)器陣列的疊組的數(shù)目增大，將3D存儲(chǔ)器陣列的不同疊組的存儲(chǔ)器單元電連接到基底控制邏輯結(jié)構(gòu)內(nèi)的控制邏輯裝置的組合件可造成與增大促進(jìn)電連接所需的布線和互連結(jié)構(gòu)的量和尺寸相關(guān)聯(lián)的大小和間距復(fù)雜化。另外，基底控制邏輯結(jié)構(gòu)內(nèi)采用的不同控制邏輯裝置的數(shù)量、尺寸和布置可能會(huì)不合期望地阻礙存儲(chǔ)器裝置的大小減小、存儲(chǔ)器裝置的存儲(chǔ)密度的增加和/或制造成本的減少。

因此，將需要具有促進(jìn)較高填集密度的改進(jìn)的半導(dǎo)體裝置、控制邏輯組合件和控制邏輯裝置，以及形成所述半導(dǎo)體裝置、控制邏輯組合件和控制邏輯裝置的方法。

發(fā)明內(nèi)容