[發(fā)明專利]功率放大器電路

在審

• 申請?zhí)枺?/td>: 201880078305.0
• 申請日: 2018-12-04
• 公開（公告）號: CN111434031A
• 公開（公告）日: 2020-07-17
• 發(fā)明（設(shè)計）人: J·鄧沃斯;H·樸;具本賢;V·阿帕林
• 申請（專利權(quán)）人: 高通股份有限公司
• 主分類號: H03F1/02
• 分類號: H03F1/02;H03F3/193;H03F3/24;H03F3/30;H03F3/345;H03F3/45
• 代理公司: 北京市金杜律師事務(wù)所 11256
• 代理人: 董莘

1.一種放大器電路，包括：

一個或多個放大器級，所述一個或多個放大器級的每一個放大器級包括互補晶體管配置，所述互補晶體管配置包括：

NMOS晶體管，具有被電耦合到輸入節(jié)點的柵極端子、被電耦合到接地的源極端子、以及通過第一電感性阻抗元件而被電耦合到第一供應(yīng)電壓的漏極端子，所述輸入節(jié)點被配置為接收輸入信號；以及

PMOS晶體管，具有被電耦合到所述輸入節(jié)點的柵極端子、被電耦合到第二供應(yīng)電壓的源極端子、以及通過第二電感性阻抗元件而被電耦合到接地的漏極端子，所述NMOS晶體管被并聯(lián)地電耦合到所述PMOS晶體管；以及

輸出放大器級，被電耦合到所述一個或多個放大器級的輸出，所述輸出放大器級包括非互補晶體管配置，所述非互補晶體管配置包括一個或多個NMOS晶體管或PMOS晶體管。

2.根據(jù)權(quán)利要求1所述的放大器電路，其中所述第一電感性阻抗元件和所述第二電感性阻抗元件被電感性地耦合。

3.根據(jù)權(quán)利要求1所述的放大器電路，其中所述NMOS晶體管和所述PMOS晶體管的輸出被電耦合，以通過一個或多個電抗元件來提供共同輸出信號。

4.根據(jù)權(quán)利要求3所述的放大器電路，其中所述一個或多個電抗元件包括第一電抗元件和第二電抗元件，所述第一電抗元件被電耦合在所述NMOS晶體管的所述漏極端子與輸出節(jié)點之間，所述第二電抗元件被電耦合在所述PMOS晶體管的所述漏極端子與所述輸出節(jié)點之間。

5.根據(jù)權(quán)利要求3所述的放大器電路，其中所述一個或多個電抗元件包括一個或多個變壓器。

6.根據(jù)權(quán)利要求1所述的放大器電路，還包括第一DC阻斷電容器和第二DC阻斷電容器，所述第一DC阻斷電容器被電耦合在所述輸入節(jié)點與所述NMOS晶體管的所述柵極端子之間，所述第二DC阻斷電容器被電耦合在所述輸入節(jié)點與所述PMOS晶體管的所述柵極端子之間。

7.根據(jù)權(quán)利要求1所述的放大器電路，其中所述NMOS晶體管是第一NMOS晶體管，并且其中所述PMOS晶體管是第一PMOS晶體管，其中所述輸入節(jié)點是被配置為接收差分信號的第一輸入信號的第一輸入節(jié)點，并且其中所述一個或多個放大器級的每一個放大器級還包括：

第二NMOS晶體管，具有被電耦合到第二輸入節(jié)點的柵極端子、被電耦合到接地的源極端子、以及通過第三電感性阻抗元件而被電耦合到所述第一供應(yīng)電壓的漏極端子，所述第二輸入節(jié)點被配置為接收所述差分信號的第二輸入信號；以及

第二PMOS晶體管，具有被電耦合到被配置為接收所述差分信號的所述第二輸入信號的所述第二輸入節(jié)點的柵極端子、被電耦合到所述第二供應(yīng)電壓的源極端子、以及通過第四電感性阻抗元件而被電耦合到接地的漏極端子。

8.根據(jù)權(quán)利要求7所述的放大器電路，其中所述第一電感性阻抗元件、所述第二電感性阻抗元件、所述第三電感性阻抗元件和所述第四電感性阻抗元件形成一個或多個變壓器的一部分。

9.根據(jù)權(quán)利要求7所述的放大器電路，還包括級間匹配電路，所述級間匹配電路被耦合在所述一個或多個放大器級的級之間、或者被耦合在所述一個或多個放大器級與所述輸出放大器級之間，所述級間匹配電路包括：

具有初級側(cè)的變壓器，所述初級側(cè)在一側(cè)上被串聯(lián)電耦合到所述第一電感性阻抗元件，并且在另一側(cè)上被串聯(lián)電耦合到所述第三電感性阻抗元件；

第五電感性阻抗元件，被電耦合到所述變壓器的次級側(cè)的一側(cè)，并且被配置為提供第一輸出；以及

第六電感性阻抗元件，被電耦合到所述變壓器的所述次級側(cè)的另一側(cè)，并且被配置為提供第二輸出。

10.根據(jù)權(quán)利要求9所述的放大器電路，其中所述變壓器是緊密耦合的變壓器。