[發明專利]輸入緩沖電路

有效

• 申請號: 201880078196.2
• 申請日: 2018-11-29
• 公開（公告）號: CN111433848B
• 公開（公告）日: 2023-09-29
• 發明（設計）人: 松野廣之;塚田修一
• 申請（專利權）人: 美光科技公司
• 主分類號: G11C7/06
• 分類號: G11C7/06;G11C7/10;G11C7/22
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 王龍

本文公開一種設備，所述設備包含：第一和第二電壓端子；第一、第二和第三電路節點，所述第一電路節點的電位基于輸入信號而改變；觸發器電路，其包括彼此交叉耦合的第一和第二反相器，所述第一反相器耦合在所述第一電壓端子和所述第二電路節點之間；第一晶體管，其耦合在所述第二和第三電路節點之間，所述第一晶體管具有耦合到所述第一電路節點的控制電極；以及第一電流控制電路，其耦合在所述第三電路節點和所述第二電壓端子之間，流過所述第一電流控制電路的電流量基于第一代碼信號來控制。

背景技術

高數據可靠性、高速存儲器存取和減小的芯片尺寸是半導體存儲器所需的特征。

近年來，一直致力于在減小半導體裝置的功率消耗的同時提高存取速度。作為提高存取速度的努力的一部分，可能需要在輸入緩沖器中包含具有較快操作的輸入接收器電路，用于接收地址信號、命令信號和時鐘信號。同時，可能需要在輸入接收器電路處適應多種多樣的輸入信號以滿足最新的半導體裝置(例如，低功率雙數據速率同步DRAM)。舉例來說，低功率雙數據速率4(LPDDR4)規范(JESD209-4)指定，數據輸入參考電壓(VREF)操作點從用于數據輸入的電源電壓(VDD)的10％到42％變動。遵循這些準則，已經開發包含差分放大器的輸入接收器電路。舉例來說，已經使用數據鎖存器型輸入緩沖器作為用于存儲器裝置(例如，LPDDR4)的輸入緩沖器。存儲器裝置中的數據鎖存器型輸入(DQ)緩沖器通過在時鐘信號CLK處于邏輯高電平時放大數據輸入信號和VREF之間的電壓差來放大數據信號并鎖存數據信號，且通過在時鐘信號CLK處于邏輯低電平時對每一節點預充電來初始化DQ緩沖器中的每一節點。DQ輸入緩沖器在每一時鐘循環期間響應于信號輸入執行放大和鎖存操作的序列，且繼而執行預充電操作。輸入晶體管的源節點可接收電源電壓VDD，且耦合到輸入節點(IN+節點和IN-節點)的輸入晶體管的柵極節點可在執行放大和鎖存操作的序列的同時分別接收數據輸入信號DQ和參考電壓VREF。然而，如果數據輸入信號DQ的電壓和參考電壓VREF變得較高(例如，VREF＝42％*VDD)，則輸入晶體管可能歸因于輸入晶體管M1和M2的較小VGS而不能足夠快地被驅動。

圖1是常規數據輸入緩沖電路的電路圖。常規數據輸入緩沖電路包含第一放大器，其包含晶體管M1、M2、M3、M4、M5和M6。晶體管M0是第一放大器的開關。數據輸入信號DQ提供到耦合到晶體管M1的柵極的IN+節點。參考電壓VREF提供到耦合到晶體管M2的柵極的IN-節點。當反轉時鐘信號CLKB處于邏輯低電平時執行放大和鎖存操作的序列，這激活晶體管M0且解除激活晶體管M7-M10。電源電壓VDD經由晶體管M1和M2提供到節點(節點1和節點2)，且節點(節點1和節點2)的電壓響應于反轉時鐘信號CLKB處于邏輯低電平而從預充電電平VSS增加，這取決于數據輸入信號DQ。因此，可基于輸入數據輸入信號DQ的電壓和參考電壓VREF之間的差而引起節點(節點1和節點2)之間的電壓差Vdiff。因為電源電壓VDD提供到節點(節點1和節點2)，所以當電壓差Vdiff超出晶體管M3的閾值電壓VTh或晶體管M4的閾值電壓VTh時，OUT-節點和OUT+節點處的電壓可分別經由晶體管M3和M4從預充電電平VSS增加。歸因于增加直至接近電源電壓VDD的節點1和節點2的電壓，第一放大器鎖存第一放大器的OUT-節點和OUT+節點之間的電壓差，且將邏輯高電平信號(VDD)提供到OUT-節點和OUT+節點中的一個，且將邏輯低電平信號(VSS)提供到OUT-節點和OUT+節點中的另一個。在預充電操作中，當反轉時鐘信號CLKB處于邏輯高電平時，節點節點1、節點2OUT-和OUT+由預充電晶體管M7、M8、M9和M10預充電到邏輯低電平信號(VSS)。節點1的電壓增加到晶體管M3的閾值VTh以上驅動與晶體管M1相關的電容器(未圖示)和耦合到OUT-節點的電容器，(例如，晶體管M4和M6的柵極處的電容器、晶體管M3的溝道電容器和晶體管M5的漏極電容器)，且這些電容器的總電容非常大。類似地，與晶體管M2相關的電容器的總電容較大。相應地，當數據輸入信號DQ和參考電壓VREF較高時，將節點(節點1和節點2)的電壓增加到大約電源電壓VDD以及完成放大和鎖存操作的序列以增加OUT-節點和OUT+節點處的電壓的時間較長，且放大和鎖存操作的序列不能通過數據輸入緩沖電路中的預充電操作完成。