[發明專利]高電壓漏極延伸式MOS晶體管

在審

• 申請號: 201880070020.2
• 申請日: 2018-12-31
• 公開（公告）號: CN111279488A
• 公開（公告）日: 2020-06-12
• 發明（設計）人: 金圣龍;賽特拉曼·西達爾;薩米爾·彭沙爾卡爾
• 申請（專利權）人: 德州儀器公司
• 主分類號: H01L29/78
• 分類號: H01L29/78
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 林斯凱

1.一種半導體裝置，其包括：

MOS晶體管，其形成在第一導電類型的半導體襯底內且具有所述第一導電類型的表面漂移層，所述表面漂移層位于主體阱與漏極阱之間；

第二導電類型的掩埋電壓阻擋區，其連接到所述主體阱且從所述主體阱朝向襯底接觸阱延伸；及

所述襯底的未經修改部分，其位于所述掩埋電壓阻擋區與所述襯底接觸阱之間。

2.根據權利要求1所述的半導體裝置，其中所述掩埋電壓阻擋區與所述襯底形成P-N結，且所述主體阱及所述襯底接觸阱經配置以對所述P-N結施加反向偏壓，從而產生不均衡耗盡隔離區，所述不均衡耗盡隔離區鄰近于所述未經修改襯底部分且包含所述未經修改襯底部分中的至少一些。

3.根據權利要求2所述的半導體裝置，其中所述不均衡耗盡隔離區具有至少700V的擊穿電壓。

4.根據權利要求1所述的半導體裝置，其中所述掩埋電壓阻擋區從所述主體阱朝向所述襯底接觸阱延伸所述主體阱與所述襯底接觸阱之間的距離的至少約80％。

5.根據權利要求1所述的半導體裝置，其中所述掩埋電壓阻擋區從所述主體阱朝向所述襯底接觸阱延伸至少約20μm。

6.根據權利要求1所述的半導體裝置，其中所述掩埋電壓阻擋區從所述主體阱朝向所述漏極阱延伸。

7.根據權利要求1所述的半導體裝置，其中所述半導體襯底包含位于所述主體阱與所述漏極阱之間的所述第二導電類型的HV阱，且所述掩埋電壓阻擋區與所述阱部分地重疊。

8.一種形成電子裝置的方法，所述方法包括：

在半導體襯底內形成漏極延伸式DE-MOS晶體管的主體阱及漏極阱；及

在所述半導體襯底內形成具有第一端子及第二端子的結終端二極管，所述第一端子在襯底接觸阱處連接到所述襯底，且所述第二端子連接到所述主體阱。

9.根據權利要求8所述的方法，其中所述半導體襯底包含第一導電類型的外延層，且所述襯底接觸阱具有所述第一導電類型，并且所述方法進一步包括在所述外延層中形成從所述主體阱朝向所述襯底接觸阱延伸的第二導電類型的掩埋區，其中外延層部分的未經修改部分位于所述掩埋區與所述襯底接觸阱之間，所述外延層部分具有比所述襯底接觸阱低的摻雜劑濃度。

10.根據權利要求9所述的方法，其中所述掩埋區從所述主體阱朝向陽極區延伸約20μm到約200μm。

11.根據權利要求9所述的方法，其中所述第二端子與所述主體阱重合。

12.根據權利要求8所述的方法，其中所述結終端二極管具有至少約700V的擊穿電壓。

13.根據權利要求9所述的方法，其進一步包括形成位于所述MOS晶體管的所述主體阱與所述漏極阱之間的所述第二導電類型的HV阱，所述阱與所述掩埋區部分地重疊。

14.根據權利要求9所述的方法，其中所述掩埋區從所述主體阱朝向所述漏極阱以緩變式摻雜劑分布延伸。

15.一種高電壓MOS晶體管，其包括：

p型襯底；

第一p阱及第二p阱，其位于所述襯底內；

n阱，其在所述襯底內位于所述第一p阱與第二p阱之間；

p型表面漂移區，其位于所述n阱與所述第二p阱之間且連接到所述n阱及所述第二p阱；

柵極，其位于所述n阱上方；及

掩埋n型區，其與所述n阱部分地重疊且從所述n阱朝向所述第一p阱延伸，其中

所述第一p阱與所述掩埋n型區橫向間隔開。