[發明專利]使用分數N PLL的片上系統時鐘相位管理

有效

• 申請號: 201880060983.4
• 申請日: 2018-08-30
• 公開（公告）號: CN111149299B
• 公開（公告）日: 2023-08-15
• 發明（設計）人: 莊敬承;F·波蘇
• 申請（專利權）人: 高通股份有限公司
• 主分類號: H03L7/197
• 分類號: H03L7/197;G06F1/04;H03L7/23
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 董莘

一種時鐘分布架構被提供，其中來自多個分數N?PLL的輸出時鐘信號具有已知的相位關系，因為每個分數N?PLL被配置為響應于參考時鐘信號的對應邊緣而開始相位累加。

相關申請的交叉引用

本申請要求于2017年9月21日提交的美國專利申請第15/711,918號的優先權及其權益。

技術領域

本申請涉及分數N(fractional-N)鎖相環(PLL)，并且更具體地涉及多個分數NPLL的相位對準。

背景技術

諸如片上系統(SoC)的集成電路通常包括由對應時鐘信號計時的子系統(諸如，接收器和發射器)。為了保持各種子系統被同步，常規的SoC包括參考時鐘發射器，該參考時鐘發射器將參考時鐘提供給多個PLL。每個PLL將輸出時鐘信號提供給對應的子系統。在圖1中示出了用于SoC?100的時鐘分布架構示例。SoC?100包括n個子系統：從第一子系統105、接著第二子系統110等、到最后的第n子系統115。每個子系統由對應的時鐘信號計時。因此，第一子系統105由第一時鐘信號clk1計時，第二子系統110由第二時鐘信號clk2計時等等，使得第n子系統115由第n時鐘信號clkn計時。每個時鐘信號由分數N?PLL產生。第一分數N?PLL(PLL1)產生第一時鐘信號clk1，第二分數N?PLL(PLL2)產生第二時鐘信號clk2等等，使得第n分數N?PLL(PLL_n)產生第n時鐘信號clkn。響應于來自參考時鐘源120(諸如，晶體振蕩器)的參考時鐘信號Fref，每個分數N?PLL產生其時鐘信號。

在SoC?100中使用分數N?PLL在用于子系統的計時的頻率方面提供了更大的靈活性。相反地，來自整數N(integer-N)PLL的時鐘頻率與參考時鐘具有整數關系。但是，分數NPLL從此類整數關系解放(untether)子系統計時，使得子系統時鐘頻率可以與參考時鐘具有非整數關系。盡管分數N?PLL因此提供了有利的頻率靈活性，但它們的使用在各個子系統時鐘之間引入了相位模糊。尤其是，當對應的子系統在休眠操作模式或睡眠操作模式中時，每個分數N?PLL被關閉是常規的，以啟用SoC?100的低功率操作。因此，每個分數N?PLL僅在諸如通過多比特啟用信號125命令而啟用時才操作。由于在分數N?PLL中的分數分頻，針對子系統的計時頻率將具有相位關系，該相位關系取決于特定子系統何時被啟用而變化。該隨機相位關系在許多應用中是有問題的。例如，在多輸入多輸出(MIMO)操作期間的上行鏈路和下行鏈路中，已知的相位關系避免不必要的通道估計。此外，在子系統之間的非期望的耦合可以通過針對子系統計時的最優相位關系而被最小化。另外，當子系統計時具有已知的相位關系時，跨時鐘域的數據和信號切換被簡化。

因此，在本領域中存在針對時鐘相位管理的需要，其中來自分數N?PLL的輸出時鐘信號具有已知的相位關系。

發明內容

為了提供在來自多個分數N?PLL的輸出時鐘信號之間的已知相位關系，每個分數NPLL被配置為響應于參考時鐘信號的對應邊緣而開始相位累加，以便開始驅動輸出時鐘信號。例如，第一分數N?PLL可以響應于參考時鐘信號的第一邊緣而開始。類似地，第二分數NPLL可以響應于參考時鐘信號的第二邊緣而開始，等等。以這種方式，每個分數N?PLL具有與參考時鐘信號同步的已知起始時間。在操作期間，每個分數N?PLL調整其輸出時鐘信號以與參考時鐘信號相位對準。因此，所產生的輸出時鐘信號有利地擁有彼此已知的相位關系。此外，每個分數N?PLL可以被配置為通過已知的起始相位或偏移來偏移相位累加。

這些和其他有利特征可以通過以下詳細描述而被更好地理解。

附圖說明

圖1圖示了用于SoC的常規時鐘分布架構，其中子系統由分數N?PLL計時。

圖2圖示了根據本公開的一方面的用于SoC的時鐘分布架構，其中由分數N?PLL子系統計時的時鐘具有已知相位關系。