[發明專利]使用非易失性半導體存儲元件的神經網絡運算電路

有效

• 申請號: 201880057229.5
• 申請日: 2018-08-29
• 公開（公告）號: CN111095417B
• 公開（公告）日: 2023-08-29
• 發明（設計）人: 河野和幸;小野貴史;中山雅義;持田禮司;早田百合子
• 申請（專利權）人: 松下控股株式會社
• 主分類號: G11C11/54
• 分類號: G11C11/54;G06G7/60;G06N3/063
• 代理公司: 永新專利商標代理有限公司 72002
• 代理人: 安香子

1.一種使用非易失性半導體存儲元件的神經網絡運算電路，根據能夠取第1邏輯值或第2邏輯值的數據的多個輸入數據、與多個輸入數據分別對應的多個耦合權重系數、以及多個輸入數據與對應的耦合權重系數的乘加運算結果，輸出第1邏輯值或第2邏輯值的輸出數據，其特征在于，具備：

多個字線；

第1數據線；

第2數據線；

第3數據線；

第4數據線；

多個運算機構，各運算機構包括由第1非易失性半導體存儲元件與第1單元晶體管的串聯連接、以及由第2非易失性半導體存儲元件與第2單元晶體管的串聯連接，第1非易失性半導體存儲元件的一端連接于第1數據線，第1單元晶體管的一端連接于第2數據線，第2非易失性半導體存儲元件的一端連接于第3數據線，第2單元晶體管的一端連接于第4數據線，第1單元晶體管的柵極及第2單元晶體管的柵極一起連接于多個字線中的對應的一個字線；

字線選擇電路，根據多個輸入數據將多個字線設為選擇狀態或非選擇狀態；以及

判定電路，在神經網絡運算電路進行神經網絡運算動作的情況下，判定在第1數據線和第3數據線上產生的電流值的大小關系，輸出第1邏輯值或第2邏輯值的數據作為輸出數據；

在多個運算機構的第1非易失性半導體存儲元件和第2非易失性半導體存儲元件中保存多個耦合權重系數，

在神經網絡運算電路進行神經網絡運算動作的情況下，第1數據線和第3數據線連接于判定電路，第2數據線和第4數據線連接于接地電壓。

2.如權利要求1所述的使用非易失性半導體存儲元件的神經網絡運算電路，其特征在于，

在上述多個耦合權重系數向上述多個運算機構的第1非易失性半導體存儲元件和第2非易失性半導體存儲元件的保存中，

在上述耦合權重系數為正值的情況下，向上述第1非易失性半導體存儲元件進行寫入，以使流過上述第1非易失性半導體存儲元件的電流值成為與上述耦合權重系數的值成比例的電流值，

在上述耦合權重系數為負值的情況下，向上述第2非易失性半導體存儲元件進行寫入，以使流過上述第2非易失性半導體存儲元件的電流值成為與上述耦合權重系數的值成比例的電流值。

3.如權利要求1所述的使用非易失性半導體存儲元件的神經網絡運算電路，其特征在于，

在上述多個耦合權重系數向上述多個運算機構的第1非易失性半導體存儲元件和第2非易失性半導體存儲元件的保存中，

在上述耦合權重系數為正值的情況下，向上述第1非易失性半導體存儲元件和第2非易失性半導體存儲元件進行寫入，以使流過上述第1非易失性半導體存儲元件的電流值比流過上述第2非易失性半導體存儲元件的電流值大，并且其電流差成為與上述耦合權重系數的值成比例的電流值，

在上述耦合權重系數為負值的情況下，向上述第1非易失性半導體存儲元件和第2非易失性半導體存儲元件進行寫入，以使流過上述第2非易失性半導體存儲元件的電流值比流過上述第1非易失性半導體存儲元件的電流值大，并且其電流差成為與上述耦合權重系數的值成比例的電流值。

4.如權利要求1所述的使用非易失性半導體存儲元件的神經網絡運算電路，其特征在于，

上述字線選擇電路在上述輸入數據是第1邏輯值的情況下，將對應的字線設為非選擇狀態，

上述字線選擇電路在上述輸入數據是第2邏輯值的情況下，將對應的字線設為選擇狀態。

5.如權利要求1所述的使用非易失性半導體存儲元件的神經網絡運算電路，其特征在于，

在上述第1數據線中，流過與耦合權重系數為正值的多個輸入數據和對應的正值的耦合權重系數的乘加運算結果對應的電流值，

在上述第3數據線中，流過與耦合權重系數為負值的多個輸入數據和對應的負值的耦合權重系數的乘加運算結果對應的電流值。

6.如權利要求1所述的使用非易失性半導體存儲元件的神經網絡運算電路，其特征在于，

上述判定電路在流過上述第1數據線的電流值比流過上述第3數據線的電流值小的情況下，輸出第1邏輯值，

上述判定電路在流過上述第1數據線的電流值比流過上述第3數據線的電流值大的情況下，輸出第2邏輯值。