[發(fā)明專利]使用動(dòng)態(tài)預(yù)取深度的多行數(shù)據(jù)預(yù)取

在審

• 申請(qǐng)?zhí)枺?/td>: 201880056109.3
• 申請(qǐng)日: 2018-08-13
• 公開（公告）號(hào): CN111052095A
• 公開（公告）日: 2020-04-21
• 發(fā)明（設(shè)計(jì)）人: H·A·李;Y·周;J·佩普
• 申請(qǐng)（專利權(quán)）人: 甲骨文國際公司
• 主分類號(hào): G06F12/0862
• 分類號(hào): G06F12/0862
• 代理公司: 中國國際貿(mào)易促進(jìn)委員會(huì)專利商標(biāo)事務(wù)所 11038
• 代理人: 周衡威

一種用于為處理器預(yù)取數(shù)據(jù)的系統(tǒng)，包括處理器核心、被配置為存儲(chǔ)供處理器核心使用的信息的存儲(chǔ)器、被配置為從存儲(chǔ)器獲取和存儲(chǔ)信息的高速緩存存儲(chǔ)器，以及預(yù)取電路。預(yù)取電路可以被配置為發(fā)出多簇預(yù)取請(qǐng)求，以使用預(yù)測(cè)地址從存儲(chǔ)器中檢索信息以存儲(chǔ)在高速緩存存儲(chǔ)器中。多簇預(yù)取請(qǐng)求可以包括指示要檢索的獲取簇的數(shù)量的深度值。預(yù)取電路還可以被配置為基于特定時(shí)間間隔內(nèi)經(jīng)預(yù)取的信息的高速緩存命中率來生成準(zhǔn)確度值，并且基于準(zhǔn)確度值來修改深度值。

背景

技術(shù)領(lǐng)域

本文公開的實(shí)施例一般而言涉及處理器，并且更具體地，涉及數(shù)據(jù)預(yù)取系統(tǒng)的實(shí)現(xiàn)。

背景技術(shù)

為了提高執(zhí)行性能，處理器可以包括用于一個(gè)或多個(gè)高速緩存存儲(chǔ)器的預(yù)取電路，以減少存儲(chǔ)器訪問時(shí)間，該預(yù)取電路在本文中也稱為預(yù)取器(prefetcher)。用于給定高速緩存的預(yù)取器可以預(yù)測(cè)來自該高速緩存的即將到來的請(qǐng)求從而從較低級(jí)別的高速緩存或系統(tǒng)存儲(chǔ)器中讀取數(shù)據(jù)，即，在處理核心請(qǐng)求數(shù)據(jù)之前獲取數(shù)據(jù)。預(yù)取器可以跟蹤與在處理核心中運(yùn)行的多個(gè)軟件進(jìn)程之一對(duì)應(yīng)的存儲(chǔ)器訪問模式。使用這些模式，預(yù)取器然后可以在高速緩存請(qǐng)求數(shù)據(jù)之前讀取數(shù)據(jù)。

在一些情況下，運(yùn)行在處理器上的應(yīng)用可能會(huì)以類似流(stream-like)的模式訪問數(shù)據(jù)，在該模式中該應(yīng)用訪問許多連續(xù)的地址，但訪問不是連續(xù)的。在遇到此類模式時(shí)預(yù)取大量數(shù)據(jù)可以提高高速緩存的效率，直到該連續(xù)存儲(chǔ)器地址的例外(exception)被訪問。

發(fā)明內(nèi)容

用于為處理器預(yù)取數(shù)據(jù)的系統(tǒng)的各種實(shí)施例可以包括處理器核心、被配置為存儲(chǔ)供處理器核心使用的信息的存儲(chǔ)器、被配置為從存儲(chǔ)器獲取和存儲(chǔ)信息的高速緩存存儲(chǔ)器，以及預(yù)取電路。預(yù)取電路可以被配置為發(fā)出多簇(multi-group)預(yù)取請(qǐng)求，以使用預(yù)測(cè)地址從存儲(chǔ)器中檢索信息以存儲(chǔ)在高速緩存存儲(chǔ)器中。多簇預(yù)取請(qǐng)求可以包括深度值，該深度值指示要檢索的預(yù)取簇的數(shù)量。預(yù)取電路還可以被配置為基于特定時(shí)間間隔內(nèi)所預(yù)取的信息的高速緩存命中率來生成準(zhǔn)確度值，并且基于該準(zhǔn)確度值來修改深度值。

在一個(gè)實(shí)施例中，為了修改深度值，預(yù)取電路還可以被配置為響應(yīng)于確定準(zhǔn)確度值滿足上限閾值而增加深度值，以及響應(yīng)于確定準(zhǔn)確度值滿足下限閾值而減小深度值。在另一個(gè)實(shí)施例中，為了增加深度值，預(yù)取電路還可以被配置為響應(yīng)于確定當(dāng)前深度值等于最大允許深度值而維持當(dāng)前深度值。

在另一個(gè)實(shí)施例中，為了減小深度值，預(yù)取電路還可以被配置為響應(yīng)于確定當(dāng)前深度值等于最小允許深度值而在至少下一個(gè)時(shí)間間隔內(nèi)暫停發(fā)出預(yù)取請(qǐng)求。在實(shí)施例中，為了生成準(zhǔn)確度值，預(yù)取電路還可以被配置為在特定時(shí)間間隔內(nèi)跟蹤第一值，該第一值指示響應(yīng)于一個(gè)或多個(gè)預(yù)取請(qǐng)求而被存儲(chǔ)在高速緩存存儲(chǔ)器中的信息的量。預(yù)取電路還可以被配置為在該特定時(shí)間間隔內(nèi)跟蹤第二值，該第二值指示高速緩存行的高速緩存命中數(shù)，這些高速緩存行包括響應(yīng)于至少一個(gè)預(yù)取請(qǐng)求而被存儲(chǔ)在高速緩存存儲(chǔ)器中的信息。

在另一個(gè)實(shí)施例中，預(yù)取電路還可以被配置為基于第一值、第二值以及響應(yīng)于一個(gè)或多個(gè)預(yù)取請(qǐng)求而存儲(chǔ)的信息總量的加權(quán)滑動(dòng)平均值來確定準(zhǔn)確度值。在一個(gè)實(shí)施例中，為了發(fā)出多簇預(yù)取請(qǐng)求，預(yù)取電路還可以被配置為發(fā)出多個(gè)單簇預(yù)取請(qǐng)求，其中單簇預(yù)取請(qǐng)求的數(shù)量是基于深度值的。

附圖說明

以下詳細(xì)描述參考了附圖，現(xiàn)在簡要描述附圖。

圖1是圖示處理器中的存儲(chǔ)器子系統(tǒng)的實(shí)施例的框圖。

圖2示出了處理器中的存儲(chǔ)器預(yù)取子系統(tǒng)的實(shí)施例的框圖。

圖3描繪了與高速緩存和準(zhǔn)確度監(jiān)視器相關(guān)聯(lián)的數(shù)據(jù)表的實(shí)施例。

圖4圖示了與處理器存儲(chǔ)器子系統(tǒng)相關(guān)聯(lián)的數(shù)據(jù)表的實(shí)施例。

圖5包括用于處理器中的存儲(chǔ)器預(yù)取子系統(tǒng)的實(shí)施例的操作時(shí)間線。