[發明專利]三維NOR存儲器陣列架構及其制造方法

在審

• 申請號: 201880052556.1
• 申請日: 2018-06-19
• 公開（公告）號: CN111033625A
• 公開（公告）日: 2020-04-17
• 發明（設計）人: E.哈拉里;S.B.赫納;W-Y.錢
• 申請（專利權）人: 日升存儲公司
• 主分類號: G11C16/04
• 分類號: G11C16/04
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 邱軍

一種存儲器結構包括：半導體襯底；在半導體襯底的表面上方形成的有源條帶的第一堆疊體和有源條帶的第二堆疊體；儲存層；以及多個導體，每個導體沿實質上垂直于平坦表面的第三方向縱向延伸，從而在每個有源條帶中形成至少一個NOR串，每個NOR串包括多個儲存晶體管。本發明還提供了支柱結構，該支柱結構有助于在高縱橫比的結構上進行蝕刻步驟，其增強了高縱橫比的存儲器堆疊體中的機械穩定性。

技術領域

本發明涉及非易失性NOR型存儲器串。特別地，本發明涉及這樣的非易失性NOR型存儲器串的三維結構的制造過程。

背景技術

在諸如在共同未決申請中公開的那些高密度三維存儲器結構中，期望包括與源極子層或漏極子層電連接的金屬子層分流(shunt)。源極和漏極二者都可以通過導電子層分流(即，作為分開的導電子層)接觸。例如，在共同未決申請的圖5a所示的過程中，除了源極子層521、漏極子層523、犧牲子層522(隨后將被溝道子層代替)以外，還可以沉積導電子層。這些子層一次沉積一個子層，然后使用光致抗蝕劑進行圖案化且進行蝕刻。在該詳細描述中，包括任何相關聯的導電子層的漏極子層、源極子層、溝道子層或犧牲子層被統稱為“有源層”，并且彼此疊置的、由電介質層彼此分開的多個有源層被稱為“NIN堆疊體”。

提供金屬子層以在源極子層和漏極子層的每一個中實現顯著減小的電阻。較低的電阻對應于較低的電阻電容(RC)時間常數，這導致裝置具有較快的速度。為此，期望使用包括金屬的厚導電子層來實現低電阻。

由于蝕刻選擇性，具有可承受后續高溫處理(>500℃)的金屬(例如鎢)的導電子層很難在三維存儲器結構中進行蝕刻。也就是說，導電層的蝕刻速率很大程度上可能不大于用于保護不被蝕刻的其它特征的光致抗蝕劑和/或硬掩模的蝕刻速率。(通常，為了保護不期望被蝕刻的材料，應該以比一個或多個掩模層顯著更快的速率來蝕刻目標材料。不期望在完成蝕刻目標材料之前完全去除一個或多個掩模層。)隨著每個金屬子層變得越厚，隨著堆疊體中出現的金屬子層(例如，在源極子層和漏極子層二者中都提供金屬分流子層)越多，且隨著提供的存儲器層(例如，8層或16層有源條帶)越多，蝕刻選擇性的問題越是嚴重。然而，為了以較低的成本實現較高的密度，期望提供8個或更多個的存儲器層。

這些存儲器結構的制造中遇到的另一個問題是由于它們的高縱橫比而導致的它們的機械穩定性。(就此而言，縱橫比是結構的高度與其寬度之比)。已經表明，具有高縱橫比的半導體結構在機械上可能是不穩定的，使得在制造過程期間該結構完全傾斜甚至傾倒。

發明內容

本發明致力于獲得低成本、低電阻的金屬互連和高縱橫比的結構中的機械穩定性。根據本文公開的各種實施例，本發明提供了替換金屬過程，該過程將制造過程中對金屬蝕刻步驟的需求推遲直到在全部圖案化之后不再出現光致抗蝕劑為止。在該過程下，導電子層可以既厚又多。本發明還提供了支柱結構，該支柱結構有助于在高縱橫比的結構上進行蝕刻步驟，這增強了高縱橫比的存儲器堆疊體中的機械穩定性。

考慮到下面的詳細描述并結合附圖，可以更好地理解本發明。

附圖說明

圖1A圖示了具有要形成的有源層110的存儲器結構100，該存儲器結構100設置有將要在有源層110中形成的半導體裝置連接到在半導體襯底108中形成的裝置的構件；在圖1A中，存儲器結構100中的有源層110包括第一半導體層101和第二半導體層103、第一犧牲層102和第二犧牲層104，該有源層110被制造在導體的層(“全局字線”)106上方且由一個或多個電介質層與半導體襯底108分開，其中要在有源層110中形成的裝置可以穿過在電介質層中形成的通孔107連接到半導體襯底108中的電路。

圖1B示出了由圖1A的存儲器結構100構建的存儲器結構的三個有源層，以及在n⁺摻雜的半導體層101與半導體襯底108之間穿過通孔107的連接。