[發明專利]令牌管理方法、裝置、芯片及可移動平臺

在審

• 申請號: 201880042195.2
• 申請日: 2018-09-30
• 公開（公告）號: CN110799938A
• 公開（公告）日: 2020-02-14
• 發明（設計）人: 劉瑛
• 申請（專利權）人: 深圳市大疆創新科技有限公司
• 主分類號: G06F9/30
• 分類號: G06F9/30;G05B19/042
• 代理公司: 11205 北京同立鈞成知識產權代理有限公司
• 代理人: 張娜;劉芳

一種令牌管理方法，通過在將指令分割為多個指令片段后，依次分配多個令牌后，并依次存儲令牌還生成令牌的存儲信息，每個令牌的存儲信息用于指示：該令牌是否為所述指令的最后一個令牌、該令牌是否為所述指令所屬指令標識對應的最后一個令牌以及所述指令中該令牌的下一個令牌的存儲地址。通過該存儲信息，可以根據令牌的分配順序獲取到該指令下的所有令牌，從而保證同一指令下的數據不會出錯。無需按照令牌的分配順序以FIFO的形式存儲令牌，節省了存儲資源，避免資源浪費。

技術領域

本發明實施例涉及芯片技術領域，尤其涉及一種令牌管理方法、裝置、芯片及可移動平臺。

背景技術

系統級芯片(System on Chip，SoC)是指以嵌入式系統為核心，集軟、硬件于一體，并追求產品系統最大包容的集成芯片，可以應用于手機，圖像處理，電視游戲等領域。針對需要大容量內存的軟件應用場景，SoC通常會集成一個雙倍數據速率(Double Data Rate，DDR)控制器來連接DDR器件，以提供系統內存空間。一般提高DDR控制器的訪問效率，就可提高整個SoC的處理性能。為了提高DDR控制器的訪問效率，會為DDR控制器配置多個訪問端口，這些訪問端口遵循一定的總線標準，如先進微控制器總線體系結構(AdvancedMicrocontroller Bus Architecture，AMBA)的高級可擴展接口(Advanced eXtensibleInterface，AXI)，高級高性能總線(the Advanced High-performance Bus，AHB)總線接口標準。DDR控制器作為訪問SLAVE，外部存在多個訪問MASTER，這些訪問MASTER可以來源于例如應用處理器，數字信號處理器，圖形處理單元，多媒體等。

其中，若DDR控制器與訪問端口之間的總線標準為AMBA的AXI，則同一個訪問MASTER發出的具有相同ID的指令與讀數據的順序保持一致，即先發出的讀指令對應的讀數據先返回。但是，DDR器件不是AXI總線標準接口，所以需要DDR控制器將AXI總線傳輸的讀指令和時序轉換為DDR器件的讀指令和時序。具體如下：DDR控制器通過AXI總線接收到讀指令后，將每條讀指令分割為多個指令片段，并為每個指令片段分配令牌，以記錄讀指令的順序。DDR控制器再根據當前DDR器件的狀態，將這些指令片段重新調整順序，將重新調整后的指令片段發送給DDR器件，DDR器件根據接收到的指令片段的順序依次返回讀數據，并為各個讀數據添加對應的指令片段的令牌，其中，令牌一般存儲在先入先出(First InputFirst Output，FIFO)存儲器中，先產生的令牌所對應的讀數據先讀出，后產生的令牌所對應的讀數據后讀出，所以對同一讀指令的讀數據按照順序組合，從而獲得排序后的讀數據，其中，排序后的讀數據與對應的讀指令的順序一致，然后將排序后的讀數據依次發送給訪問MASTER。

現有技術中，一般是根據訪問MASTER可能的ID的最大個數N以及DDR器件指令CAM深度(一般用2^M來表示)來確定FIFO存儲器的個數和深度，其中，FIFO存儲器的個數等于MASTER可能的ID的最大個數。為了覆蓋讀指令都來自同一ID的極限情況，所以每個FIFO存儲器的深度等于上述DDR器件指令CAM深度，即FIFO存儲器的寬度為M。由此可知，FIFO存儲器的存儲總和是CAM深度的N倍，從而造成FIFO的存儲資源遠遠大于實際所需的令牌存儲資源，造成資源浪費。

發明內容

本發明實施例提供一種令牌管理方法、裝置、芯片及可移動平臺，用于節省存儲令牌所需的資源，節省資源開銷。

第一方面，本發明實施例提供一種令牌管理方法，包括：

將接收的指令分割為K個指令片段，并為每個指令片段依次分配令牌；

按照分配順序存儲K個令牌，并生成每個令牌的存儲信息；

對所述K個指令片段重新排序，并發送重新排序后的K個指令片段；