[發明專利]用于使用半導體制造工藝中的深度學習預測缺陷及臨界尺寸的系統及方法

有效

• 申請號: 201880041282.6
• 申請日: 2018-06-29
• 公開（公告）號: CN110770886B
• 公開（公告）日: 2023-09-15
• 發明（設計）人: A·亞提
• 申請（專利權）人: 科磊股份有限公司
• 主分類號: H01L21/66
• 分類號: H01L21/66
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 劉麗楠

可在晶片上的各種位點處進行初始檢驗或臨界尺寸測量。位置、設計片段、工藝工具參數或其它參數可用于訓練深度學習模型。可驗證所述深度學習模型且這些結果可用于重新訓練所述深度學習模型。可重復此工藝直到預測達到檢測準確度閾值。所述深度學習模型可用于預測新可能缺陷位置或臨界尺寸故障位點。

相關申請案的交叉引用

本申請案主張2017年6月30日申請的第201741023043號印度申請案及2017年8月15日申請的第62/545,918號美國臨時申請案的優先權，兩者均待決，且所述案的揭示內容以引用的方式并入本文中。

技術領域

本發明涉及用于預測缺陷位點及臨界尺寸測量的系統及方法。

背景技術

制造例如邏輯及存儲器裝置的半導體裝置通常包含使用大量半導體制造工藝處理例如半導體晶片的襯底以形成半導體裝置的各種特征及多個層級。例如，光刻是涉及將圖案從光罩轉印到布置于半導體晶片上的抗蝕劑的半導體制造工藝。半導體制造工藝的額外實例包含(但不限于)化學機械拋光(CMP)、蝕刻、沉積及離子植入。多個半導體裝置可以一種布置制造于單個半導體晶片上且接著分離成個別半導體裝置。

在半導體制造工藝期間的各種步驟處使用檢驗過程以檢測晶片上的缺陷以促進制造工藝中的較高良率且因此促進較高利潤。檢驗始終是制造例如集成電路(IC)的半導體裝置的重要部分。但是，隨著半導體裝置的尺寸減小，檢驗對于成功制造可接受半導體裝置變得更重要，這是因為較小缺陷也可引起裝置故障。例如，隨著半導體裝置的尺寸減小，檢測大小減小的缺陷已變得必要，這是因為甚至相對較小缺陷也可引起半導體裝置中的不需要的像差。

但是，隨著設計規則收緊，半導體制造工藝可更接近工藝的性能能力的極限操作。另外，隨著設計規則收緊，較小缺陷對裝置的電參數可具有影響，這驅動更靈敏檢驗。因此，隨著設計規則收緊，由檢驗檢測的潛在良率相關缺陷的群體急劇增長，且由檢驗檢測的妨害缺陷的群體也急劇增加。因此，晶片上可檢測到越來越多的缺陷，且校正工藝以消除所有缺陷可為較困難且昂貴的。因而，確定哪些缺陷實際上對裝置的電參數及良率具有影響可允許工藝控制方法聚焦于所述缺陷而很大程度上忽略其它缺陷。此外，在較小設計規則下，在一些情況中，工藝誘發的故障趨向于是系統性的。即，工藝誘發的故障趨向于在通常在設計內重復多次的預定設計圖案處發生故障。消除空間系統性、電相關缺陷是重要的，因為消除這些缺陷對良率可具有顯著總體影響。通常無法從上述檢驗、重檢及分析工藝確定缺陷是否將影響裝置參數及良率，因為這些工藝可能無法確定缺陷相對于電設計的位置。

發現臨界缺陷位置對于半導體制造產業、尤其對于定位是良率殺手(yieldkillers)的所關注缺陷(DOI)是關鍵性的。一組復雜參數負責缺陷形成。缺陷可因諸多原因形成且可基于根本原因而廣泛分類。這些根本原因包含設計相關問題、工藝相關問題、工具相關問題及隨機缺陷。常規光學或電子束檢驗工具已用于掃描晶片上的臨界熱點以定位實際缺陷位點。

當前缺陷檢測方法涉及使用基于設計或形狀的特征發現各種熱點位點。接著，檢驗工具到訪所述位點，所述位點接著使用掃描電子顯微鏡(SEM)來重檢以確認缺陷類型。此方法具有大妨害率且不涉及來自用于定位缺陷的工藝工具的任何直接輸入。

當前，臨界尺寸(CD)SEM工具僅測量特定位點處的CD數據，其可能無法提供關于跨越晶片的CD變動的有用信息。此外，數據點通常太稀少以致無法進行任何有意義的投射。

這些當前技術不涉及界定缺陷的形成的一組綜合方程式。在缺陷檢測期間，這些當前技術也導致高妨害率且無法使用已知位置預測缺陷位點。此外，歸因于晶片上缺乏綜合CD數據，無法預測CD測量或產生高分辨率晶片圖。歸因于處理量約束，基于電子束的CD測量工具較緩慢且針對CD數據僅覆蓋晶片的小部分。

需要一種用于預測缺陷檢測及臨界尺寸測量的新技術及系統。

發明內容