[發明專利]用于改善鎖定時間的裝置和方法

在審

• 申請號: 201880037742.8
• 申請日: 2018-06-29
• 公開（公告）號: CN110720177A
• 公開（公告）日: 2020-01-21
• 發明（設計）人: W·李;M·納斯羅拉西;K·恩谷因
• 申請（專利權）人: 英特爾公司
• 主分類號: H03L7/081
• 分類號: H03L7/081;H03K5/133;H03L7/095
• 代理公司: 11322 北京尚誠知識產權代理有限公司
• 代理人: 龍淳

本發明提供一種用于改善鎖相環的鎖定時間的裝置，其中，該裝置包括：環形振蕩器，其包括至少兩個延遲級，其中每個延遲級具有可控制的延遲；以及多相頻率監測器，耦接到環形振蕩器以監測環形振蕩器的至少兩個延遲級的輸出處的頻率。

優先權要求

本申請要求于2017年7月7日提交的題為“用于改善鎖定時間的裝置和方法”的序列號為62/530,063的美國臨時申請的優先權權益，出于所有目的將其通過引用整體并入本文。

背景技術

在使用基于環形振蕩器的鎖相環的時鐘系統中，多頻帶振蕩器通常用于功率均衡、動態范圍和溫度漂移的調整范圍。然而，現有的時鐘源具有長的鎖定時間，這增加了進入低功耗狀態的延遲或從低功耗狀態進入和離開時存在的延遲。

附圖說明

通過以下給出的詳細描述以及本公開的各個實施例的附圖，將更充分地理解本公開的實施例，然而，不應將其理解為將本公開限制為特定的實施例，而是僅用于解釋和理解。

圖1A示出了根據一些實施例的能夠進行粗粒度/細粒度延遲調整的環形振蕩器。

圖1B示出了根據一些實施例的示出針對不同的粗粒度調整和細粒度調整的頻率和代碼的曲線圖。

圖2示出了根據本公開的一些實施例的基于計數器的頻率測量裝置。

圖3示出了根據本公開的一些實施例的具有耦接至環形振蕩器的多相頻率測量裝置的時鐘系統。

圖4示出了根據本公開的一些實施例的具有用于改善鎖定時間的裝置的鎖相環(PLL)。

圖5A示出了示出傳統PLL的鎖定時間的時序圖。

圖5B示出了根據一些實施例的示出使用多相頻率測量裝置的PLL的減小的鎖定時間的時序圖。

圖6示出了根據本公開的一些實施例的具有用于改善鎖定時間的裝置的PLL。

圖7示出了根據一些實施例的用于減少鎖定時間的方法的流程圖。

圖8示出了根據本公開的一些實施例的具有用于改善鎖定時間的裝置的芯片智能設備或計算機系統或SoC(片上系統)。

具體實施方式

為了節省功率，需要用于鎖相環(PLL)的環形振蕩器的較窄的調整范圍，而其正好足以覆蓋電壓和溫度(例如-40至125℃)漂移。為了覆蓋較寬的頻率范圍，根據應用情況使用粗粒度調整。例如，用于諸如通用處理器之類的處理器的核心時鐘的粗粒度調整范圍可以在1.6GHz至4.0GHz的范圍內，而細粒度調范圍可以在+/-10％的范圍內。在此，術語“粗粒度代碼”是指用于以粗粒度的量校準或調整諸如通過電路元件的傳播延遲的電參數的數字代碼。

相反，術語“細粒度代碼”是指用于以比由粗粒度代碼使用的粗粒度的量更小的量來校準或調整電參數的數字代碼。通常，在應用細粒度代碼之前將粗粒度代碼應用至電路元件。參照粗/細屬性的術語“調整”或“校準”通常是指調節粗粒度代碼或細粒度代碼的值。在此，術語“代碼”是指兩個或更多個比特的數字簽名。

校準環形振蕩器的粗粒度調整/細粒度調整以選擇正確的頻帶或目標頻帶可以直接影響鎖相環PLL(或鎖頻環FLL)的鎖定時間。鎖定時間是一個性能參數，指示PLL或FLL何時已獲得相對于參考時鐘的相位和/或頻率鎖定。通常，當PLL被聲明為鎖定時，下游邏輯可以安全地使用PLL的輸出。鎖定時間可能會影響系統進入低功耗模式(例如睡眠狀態)并返回活動模式(例如操作狀態)以節省功率的頻率。例如，在PLL宣告成功鎖定之后，將宣告操作狀態或活動狀態。在某些低功耗狀態下，PLL電源電壓會降低或關閉，從而導致PLL失鎖。為了重新獲得鎖定，PLL必須開始相位和頻率調節，直到再次獲得鎖定為止。該過程耗時，并且直接影響處理器從低功耗狀態進入操作狀態的速度。