[發(fā)明專利]用以切換可配置邏輯單元的設(shè)備及方法

在審

• 申請(qǐng)?zhí)枺?/td>: 201880026181.1
• 申請(qǐng)日: 2018-04-02
• 公開（公告）號(hào): CN110537173A
• 公開（公告）日: 2019-12-03
• 發(fā)明（設(shè)計(jì)）人: 羅法隆;T·施米茨;J·赫里茨;J·卡明斯
• 申請(qǐng)（專利權(quán)）人: 美光科技公司
• 主分類號(hào): G06F13/40
• 分類號(hào): G06F13/40
• 代理公司: 11287 北京律盟知識(shí)產(chǎn)權(quán)代理有限責(zé)任公司
• 代理人: 王龍<國際申請(qǐng)>=PCT/US2018/

本文中所描述的實(shí)例包含系統(tǒng)及方法，其包含一種設(shè)備，所述設(shè)備包括多個(gè)可配置邏輯單元及多個(gè)切換器，其中每一切換器耦合到所述多個(gè)可配置邏輯單元中的至少一個(gè)可配置邏輯單元。所述設(shè)備進(jìn)一步包含指令寄存器，所述指令寄存器經(jīng)配置以基于將在所述多個(gè)可配置邏輯單元當(dāng)中實(shí)施的計(jì)算將多個(gè)切換指令中的相應(yīng)切換指令提供到每一切換器。舉例來說，所述切換指令可包含：分配所述多個(gè)可配置邏輯單元來執(zhí)行所述計(jì)算，且激活所述切換器的輸入及所述切換器的輸出以耦合至少第一可配置邏輯單元及第二可配置邏輯單元。在各種實(shí)施例中，可配置邏輯單元可包含算術(shù)邏輯單元ALU、位操縱單元BMU及乘法器?累加器單元MAC。

背景技術(shù)

存在許多處理架構(gòu)來實(shí)現(xiàn)數(shù)字信號(hào)處理(DSP)能力，例如以組合方式利用的加法器、乘法器及其它算術(shù)邏輯單元(ALU)。舉例來說，用于無線通信的數(shù)字信號(hào)處理(例如，數(shù)字基帶處理或數(shù)字前端實(shí)施方案)可使用硬件(例如硅)計(jì)算平臺(tái)而實(shí)施。多媒體處理及數(shù)字射頻(RF)處理可使用專用集成電路(ASIC)而實(shí)施。因此，多種硬件平臺(tái)可用于實(shí)施數(shù)字信號(hào)處理，例如ASIC、實(shí)施為現(xiàn)場(chǎng)可編程門陣列(FPGA)的一部分的數(shù)字信號(hào)處理器(DSP)或單芯片系統(tǒng)(SoC)。然而，這些解中的每一者通常需要實(shí)施硬件實(shí)施方案特有的定制信號(hào)處理方法。定制構(gòu)建的此類架構(gòu)可無法(或無法高效地)實(shí)施并非專門為所述硬件架構(gòu)設(shè)計(jì)的其它應(yīng)用。

附圖說明

圖1到2是根據(jù)本發(fā)明的實(shí)施例的實(shí)例性集成電路的框圖。

圖3是根據(jù)本發(fā)明的實(shí)施例的實(shí)例性FPGA的框圖。

圖4是根據(jù)本發(fā)明的實(shí)施例的切換可配置邏輯單元(CLU)的實(shí)例性方法的流程圖。

圖5是根據(jù)本文中所描述的實(shí)例而布置的系統(tǒng)的示意性圖解。

具體實(shí)施方式

下文陳述某些細(xì)節(jié)以提供對(duì)本發(fā)明的實(shí)施例的充分理解。然而，所屬領(lǐng)域的技術(shù)人員應(yīng)清楚，可在不具有各種這些特定細(xì)節(jié)的情況下實(shí)踐本發(fā)明的實(shí)施例。在一些例子中，未詳細(xì)展示眾所周知的無線通信組件、電路、控制信號(hào)、時(shí)序協(xié)議及軟件操作以便避免使本發(fā)明的所描述實(shí)施例不必要地模糊。

本文中所描述的實(shí)例性系統(tǒng)及方法包含基于將在耦合到切換器的輸入及輸出的多個(gè)可配置邏輯單元當(dāng)中實(shí)施的計(jì)算為各種切換器提供切換指令的集成電路，例如FPGA。以此方式提供切換指令可允許集成電路中的可配置邏輯單元的高效分配，且可改進(jìn)可涉及迭代或重復(fù)計(jì)算的計(jì)算的處理時(shí)間。舉例來說，此等切換指令可改進(jìn)無線通信處理、DSP運(yùn)算、機(jī)器學(xué)習(xí)、張量處理、矩陣運(yùn)算或人工智能運(yùn)算的處理時(shí)間；舉例來說，以用于通過用于相應(yīng)處理任務(wù)的可配置邏輯單元的高效分配而更高效地執(zhí)行此類運(yùn)算及/或處理。舉例來說，如果待實(shí)施的計(jì)算是快速傅里葉變換(FFT)，那么可選擇穿過多個(gè)可配置邏輯單元的一部分的路由路徑來實(shí)現(xiàn)(舉例來說)算術(shù)邏輯單元(ALU)及乘法器-累加器單元(MAC)的布置，此可計(jì)算與FFT或QR分解相關(guān)聯(lián)的平方根倒數(shù)運(yùn)算。舉例來說，可使用QR分解來將矩陣A分解成正交矩陣Q及上三角形矩陣R的乘積。舉例來說，可使用QR分解來求解最小二乘問題。在FPGA架構(gòu)的一些當(dāng)前實(shí)施方案中，處理此平方根倒數(shù)運(yùn)算的DSP單元可實(shí)施于專門為此計(jì)算而配置的特定電路中。舉例來說，程序員可在FPGA的特定部分中配置特定電路以將FPGA配置成在被類似FFT運(yùn)算的運(yùn)算調(diào)用時(shí)執(zhí)行此計(jì)算。然而，此類配置(其可為預(yù)先設(shè)計(jì)的)不允許FPGA框架(舉例來說)在被FPGA處的進(jìn)程內(nèi)運(yùn)算調(diào)用時(shí)靈活地動(dòng)態(tài)重新分配可配置邏輯單元的耦合或確定路由路徑。因此，有利地，可提供一集成電路(例如，可編程邏輯裝置(PLD))，使得可激活所述集成電路內(nèi)的相應(yīng)切換器的輸入及輸出以形成用于將在多個(gè)可配置邏輯單元當(dāng)中實(shí)施的計(jì)算的路由路徑。舉例來說，所述計(jì)算在集成電路處所實(shí)施的過程或電路期間可被動(dòng)態(tài)地調(diào)用。