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[實用新型]一種觸發(fā)電壓連續(xù)可調的SCR ESD放電結構有效

專利信息
申請?zhí)枺?/td> 201822234281.3 申請日: 2018-12-28
公開(公告)號: CN209104152U 公開(公告)日: 2019-07-12
發(fā)明(設計)人: 張弛;曹宏濤;余佳 申請(專利權)人: 深圳貝特萊電子科技股份有限公司
主分類號: H01L27/02 分類號: H01L27/02
代理公司: 深圳市蘭鋒知識產權代理事務所(普通合伙) 44419 代理人: 曹明蘭
地址: 518000 廣東省深圳市*** 國省代碼: 廣東;44
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摘要:
搜索關鍵詞: 寄生電阻 陽極 觸發(fā)電壓 放電結構 連續(xù)可調 正向導通 泄放 陰極 本實用新型 寄生NPN管 寄生PNP管 觸發(fā) 分壓 體內
【說明書】:

實用新型公開了一種觸發(fā)電壓連續(xù)可調的SCR ESD放電結構,其包括有基體,基體內設有P阱和N阱,N阱位于P阱的里面,P阱內形成有第一P型重摻雜區(qū)、第二P型重摻雜區(qū)和第一N型重摻雜區(qū),N阱內形成有第二N型重摻雜區(qū)和第三P型重摻雜區(qū),第一P型重摻雜區(qū)、第二N型重摻雜區(qū)和第三P型重摻雜區(qū)相互連接后作為陽極,第二P型重摻雜區(qū)和第一N型重摻雜區(qū)相互連接后作為陰極,進而在基體內形成寄生PNP管Q1、寄生NPN管Q2、寄生電阻Rn、寄生電阻Rp1和寄生電阻Rp2。其中,當陽極上有正的ESD脈沖的時候,通過寄生電阻Rp1和寄生電阻Rp2分壓使得PN結正向導通,進而觸發(fā)SCR泄放ESD電流;當陽極上有負的ESD脈沖的時候,通過P阱?N阱PN結的正向導通泄放ESD電流。

技術領域

本實用新型涉及一種ESD(electrostatic discharge)放電結構,尤其涉及一種觸發(fā)電壓連續(xù)可調的SCR ESD放電結構。

背景技術

隨著集成電路的高速發(fā)展,以及CMOS工藝技術的進步,器件的特征尺寸已經降到納米量級,這在帶來高性能低功耗的同時也使得芯片內部器件的可靠性大幅下降,其中靜電放電是影響芯片可靠性的最主要的因素之一。靜電放電是指在集成電路芯片的生產制造運輸的過程中,芯片自身或者與之相互關的片外干燥環(huán)境積累了靜電荷,當芯片的引腳直接或間接接地時這些靜電荷就會想方設法通過芯片的引腳泄放到地的過程。這個過程會在極短的瞬間完成,所以電流的瞬態(tài)值可能高達幾安培,從而導致芯片失效或者燒毀。有關統(tǒng)計數據表明,ESD/EOS問題是引起的芯片或者其他微電子系統(tǒng)的失效的最主要的因素,全世界超過37.5%的微電子產品失效是由ESD/EOS導致的。因此,集成電路中ESD現象的研究已經越來越受到工程師的重視。然而,由于ESD保護電路在不同工藝下具有不同的防護能力,加之其通常工作在特殊條件下,難以用EDA工具精確模擬和仿真,這又使得ESD防護設計變更加艱難。

目前,工程上常用的ESD保護器件有電阻、二極管、三極管、GGNMOS、SCR等。因為在同等面積下SCR具有更大的電流泄放能力,因此成為未來ESD保護電路的主要結構。但是SCRESD保護電路都是由PN結的雪崩擊穿而被觸發(fā)的,所以一直存在著觸發(fā)電壓過高的問題,為此工程師們設計出各種改良的SCR ESD保護電路,其中包括:MLSCR(Modified LateralSCR)、PMOS-LVTSCR(PMOS Low Voltage Triggering SCR)、NMOS-LVTSCR(NMOS LowVoltage Triggering SCR),雖然這些結構都不同程度的降低了SCR的觸發(fā)電壓,但仍舊偏高且隨工藝的變化而有所不同。

在CMOS集成電路中天然的存在一種PNPN結構,如圖1所示。該PNPN結構作為一個SCR ESD保護電路其工作原理介紹如下:隨著結點PAD上正電壓的升高,N阱-P襯底PN結就會發(fā)生雪崩擊穿,產生的雪崩擊穿電流流經N阱或者P襯底時就會在其寄生電阻Rn或者Rp上產生壓降,當這個壓降超過0.7V時寄生雙極型晶體管Q2或者Q1就會導通,進而產生更大的電流,使得寄生電阻Rp和Rn上的壓降繼續(xù)加大,這又反饋回來進一步促進寄生雙極型晶體管Q1和Q2的導通,如此反復形成正反饋低阻通路,其等效電路圖如圖2所示。

關于MLSCR結構,為了減小SCR結構的觸發(fā)電壓,在N阱和P襯底交界處增加N型或者P型重摻雜區(qū),這將會使得雪崩擊穿的位置轉移到N+/P襯底PN結或者P+/N阱PN結之間,這與之前的N阱-P襯底PN結相比擊穿電壓大幅下降,因為P+重摻雜區(qū)的載流子濃度通常比P襯底中的大幾個數量級,這種結構被稱為Modified Lateral SCR或者MLSCR,其結構如圖3和圖4所示,其中P襯底和N阱交接處嵌入P+的MLSCR又稱為P-MLSCR,同樣的道理交接處嵌入N+的MLSCR稱為N-MLSCR。經過這樣的改進之后觸發(fā)電壓有了明顯的降低,大約為十幾伏,但是對于現在CMOS集成電路來數還是不滿足要求。

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