[實用新型]電路結構、電路板和超算設備

有效

• 申請號: 201822141905.7
• 申請日: 2018-12-19
• 公開（公告）號: CN209151142U
• 公開（公告）日: 2019-07-23
• 發明（設計）人: 李文彬;范靖
• 申請（專利權）人: 北京比特大陸科技有限公司
• 主分類號: H03K19/00
• 分類號: H03K19/00;H03K19/20;H03K19/21;G06F7/501
• 代理公司: 北京同立鈞成知識產權代理有限公司 11205
• 代理人: 張寧;劉芳

1.一種電路結構，應用于BLAKE算法的實現，其特征在于，包括：

至少兩級運算電路單元，相鄰的所述運算電路單元連接，每一個所述運算電路單元與用于輸出待計算參數的輸出單元連接，所述運算電路單元為應用于BLAKE算法的電路上的最小單元；

所述電路結構上的各所述運算電路單元的加法器與異或門之間設置有時序邏輯元件，和/或，所述電路結構上的加法器的輸入端上設置有時序邏輯元件。

2.根據權利要求1所述的電路結構，其特征在于，所述運算電路單元包括第一運算路徑、第二運算路徑、第三運算路徑和第四運算路徑；

所述第一運算路徑上設置有第一加法器和第二加法器，所述第二運算路徑上設置有第一異或門和第一位移器，所述第三運算路徑上設置有第三加法器，所述第四運算路徑上設置有第二異或門和第二位移器；

所述第一運算路徑的輸入端、所述第二運算路徑的輸入端分別與所述第一加法器的輸入端連接，所述第一加法器的輸出端與所述第二加法器的輸入端連接，所述第二加法器的輸入端與所述輸出單元的輸出端連接，所述第二加法器的輸出端與所述第四運算路徑上的第二異或門的輸入端連接；

所述第二運算路徑的輸入端與所述第一異或門的輸入端連接，所述第一異或門的輸出端與所述第一位移器的輸入端連接；

所述第三運算路徑的輸入端與所述第三加法器的輸入端連接，所述第三加法器的輸出端與第一異或門的輸入端連接；

所述第四運算路徑的輸入端與所述第二異或門的輸入端連接，所述第二異或門的輸出端與所述第二位移器的輸入端連接，所述第二位移器的輸出端與所述第三加法器的輸入端連接。

3.根據權利要求2所述的電路結構，其特征在于，所述時序邏輯元件分別為第一寄存器、第二寄存器、第三寄存器和第四寄存器。

4.根據權利要求3所述的電路結構，其特征在于，在所述電路結構上的各所述運算電路單元的加法器與異或門之間設置有時序邏輯元件時，所述第二加法器的輸出端與所述第一寄存器的輸入端連接，所述第一寄存器的輸出端分別與所述第二異或門的輸入端、下一級運算電路單元的第一運算路徑的輸入端連接；

所述第一位移器的輸出端與所述第二寄存器的輸入端連接，所述第二寄存器的輸出端與下一級運算電路單元的第二運算路徑的輸入端連接；

所述第三加法器的輸出端與所述第三寄存器的輸入端連接，所述第三寄存器的輸出端分別與所述第一異或門的輸入端、下一級運算電路單元的第三運算路徑的輸入端連接；

所述第二位移器的輸出端與所述第四寄存器的輸入端連接，所述第四寄存器的輸出端分別與所述第三加法器的輸入端、下一級運算電路單元的第四運算路徑的輸入端連接。

5.根據權利要求3所述的電路結構，其特征在于，在所述電路結構上的加法器的輸入端上設置有時序邏輯元件時，所述第一運算路徑的輸入端與所述第一寄存器的輸入端連接，所述第一寄存器的輸出端與所述第一加法器的輸入端連接；

所述第二運算路徑的輸入端與所述第二寄存器的輸入端連接，所述第二寄存器的輸出端分別與所述第一加法器的輸入端、所述第一異或門的輸入端連接；

所述第三運算路徑的輸入端與所述第三寄存器的輸入端連接，所述第三寄存器的輸出端與所述第三加法器的輸入端；

所述第二位移器的輸出端與所述第四寄存器的輸入端連接，所述第四寄存器的輸出端分別與所述第三加法器的輸入端、下一級運算電路單元的第四運算路徑的輸入端連接。

6.根據權利要求2所述的電路結構，其特征在于，所述時序邏輯元件為以下的任意一種或多種：觸發器、計數器、寄存器。

7.根據權利要求2所述的電路結構，其特征在于，相鄰的兩級運算電路單元中的上一級運算電路單元中的第一位移器為右移12的位移器，上一級運算電路單元中的第二位移器為右移16位的位移器；

相鄰的兩級運算電路單元中的下一級運算電路單元中的第一位移器為右移7的位移器，下一級運算電路單元中的第二位移器為右移8位的位移器。