[發(fā)明專利]處理器與BOOT FLASH間的連接裝置及實現(xiàn)方法

有效

• 申請?zhí)枺?/td>: 200810068466.X
• 申請日: 2008-07-11
• 公開（公告）號: CN101324868A
• 公開（公告）日: 2008-12-17
• 發(fā)明（設計）人: 王鳳彬
• 申請（專利權(quán)）人: 中興通訊股份有限公司
• 主分類號: G06F13/16
• 分類號: G06F13/16
• 代理公司: 深圳市永杰專利商標事務所
• 代理人: 曹建軍

技術(shù)領域

本發(fā)明涉及一種具有不同字節(jié)序的處理器與BOOT?FLASH(啟動閃存)間的連接裝置及其實現(xiàn)方法。

背景技術(shù)

在嵌入式系統(tǒng)設計領域，無論硬件設計還是軟件設計，字節(jié)序是一個必須考慮的問題。所謂字節(jié)序，就是字節(jié)的順序，是大于一個字節(jié)類型的數(shù)據(jù)在存儲器中的存取順序，有大端字節(jié)序(big?endian)與小端字節(jié)序(little?endian)兩者方式。

大端字節(jié)序是在具有字節(jié)單位地址的存儲器中存儲兩個字節(jié)以上數(shù)據(jù)時字節(jié)排列順序的方式，此時，從大端部MSB的字節(jié)開始按照存儲器的地址升序存儲。字節(jié)序是字節(jié)的排列順序，而不是比特的排列順序，字節(jié)內(nèi)的比特排列順序不變。

圖1表示大端字節(jié)序的說明圖。如圖所示，以大端字節(jié)序?qū)?字節(jié)數(shù)據(jù)“0X12345678”存儲在地址為0X1000-0X1003位置情況下，按照地址號碼的升序，依次存儲“12”、“34”、“56”、“78”。即從MSB(Most?Significant?Bit)側(cè)開始的字節(jié)按照地址升序存儲在存儲器中。

圖2表示32位數(shù)據(jù)總線情況下大端字節(jié)序的CPU(處理器)與存儲器連接的一般結(jié)構(gòu)。如圖所示，CPU的數(shù)據(jù)總線D[31:24]、D[23:16]、D[15:8]、D[7:0]分別連接到存儲器的D[7:0]、D[15:8]、D[23:16]、D[31:24]上。

小端字節(jié)序是指從小端部LSB(Least?Significant?Bit)的字節(jié)開始按照存儲器的地址升序存儲的方式。

圖3表示小端字節(jié)序的說明圖。如圖所示，以小端字節(jié)序?qū)?字節(jié)數(shù)據(jù)“0X12345678”存儲在地址為0X1000-0X1003位置情況下，按照地址號碼的升序，依次存儲“78”、“56”、“34”、“12”。

圖4表示32位數(shù)據(jù)總線情況下小端字節(jié)序CPU與存儲器連接的一般結(jié)構(gòu)。如圖所示，CPU的數(shù)據(jù)總線D[7:0]、D[15:8]、D[23:16]、D[31:24]分別連接到存儲器的D[7:0]、D[15:8]、D[23:16]、D[31:24]上。

這樣，大端字節(jié)序、小端字節(jié)序?qū)?個字節(jié)以上的數(shù)據(jù)存儲在存儲器中字節(jié)列的次序順序相反。由于存在這種差異，目前多使用兩種方式：一個是軟件方式，通過對字節(jié)序反轉(zhuǎn)處理來適應字節(jié)序變化；一個是硬件方式，數(shù)據(jù)線接線上的反接等手段來適應字節(jié)序的變化。但是當存儲器采用BOOT?FLASH時，無法通過軟件方式來改變字節(jié)序，這樣給硬件設計帶來很大風險。

申請?zhí)枮?00410030047.9的中國專利公開了一種字節(jié)序不同的處理器間共享數(shù)據(jù)的數(shù)據(jù)共享裝置和處理器，此發(fā)明的實現(xiàn)主要基于對處理器的數(shù)據(jù)地址的變換，雖然可用于解決存儲器是BOOT?FLASH時無法通過軟件方式改變字節(jié)序的問題，但是需要對處理器進行較大的改進，耗費較大的成本，不利于實現(xiàn)。

發(fā)明內(nèi)容

本發(fā)明所要解決的技術(shù)問題是提供一種不同字節(jié)序的處理器與BOOT?FLASH間的連接裝置及其實現(xiàn)方法，使得處理器簡單靈活地選擇與BOOT?FLASH之間的字節(jié)序接口方式。

為解決上述技術(shù)問題，本發(fā)明是通過以下技術(shù)方案實現(xiàn)的：

一種處理器與BOOT?FLASH間的連接裝置，該裝置包括：總線邏輯處理單元、控制單元、成功啟動寄存器；

所述成功啟動寄存器，用于存儲BOOT?FLASH的啟動標識；

所述控制單元，用于監(jiān)測所述啟動標識，據(jù)此判斷BOOT?FLASH是否成功啟動，若啟動成功，則向總線邏輯處理單元發(fā)送直接傳遞總線信號的控制信號；若啟動失敗，則向總線邏輯處理單元發(fā)送對總線中的數(shù)據(jù)總線信號進行按字節(jié)序反轉(zhuǎn)處理后再進行傳遞的控制信號；

所述總線邏輯處理單元，采用默認的連接方式與所述處理器相連，并根據(jù)BOOT?FLASH的字節(jié)序采用相應的連接方式與BOOT?FLASH相連，根據(jù)所述控制信號對處理器和BOOT?FLASH間的總線信號進行處理和傳遞。

其中，所述控制單元還用于在對所述數(shù)據(jù)總線進行按字節(jié)序反轉(zhuǎn)處理后，向所述處理器發(fā)送復位信號，提示該處理器進行復位。

一種如上所述連接裝置的實現(xiàn)方法，包括以下步驟：

(1)本裝置的總線邏輯處理單元采用默認的連接方式與處理器的總線相連，并根據(jù)BOOT?FLASH的字節(jié)序采用相應的連接方式與BOOTFLASH相連，將處理器的總線信號直接傳遞給BOOT?FLASH，不作任何處理；