[實(shí)用新型]QC-LDPC解碼器及存儲(chǔ)設(shè)備

有效

• 申請(qǐng)?zhí)枺?/td>: 201821798640.1
• 申請(qǐng)日: 2018-10-31
• 公開（公告）號(hào): CN209486658U
• 公開（公告）日: 2019-10-11
• 發(fā)明（設(shè)計(jì)）人: 劉藝迪
• 申請(qǐng)（專利權(quán)）人: 建榮半導(dǎo)體（深圳）有限公司;建榮集成電路科技（珠海）有限公司
• 主分類號(hào): G06F11/10
• 分類號(hào): G06F11/10;H03M13/11
• 代理公司: 深圳市六加知識(shí)產(chǎn)權(quán)代理有限公司 44372
• 代理人: 羅水江

本實(shí)用新型實(shí)施例提供了QC?LDPC解碼器及存儲(chǔ)設(shè)備。該QC?LDPC解碼器包括：用于根據(jù)變量節(jié)點(diǎn)的變量信息，計(jì)算所述校驗(yàn)節(jié)點(diǎn)的校驗(yàn)信息的若干個(gè)校驗(yàn)節(jié)點(diǎn)處理電路；用于根據(jù)所述校驗(yàn)節(jié)點(diǎn)返回的校驗(yàn)信息，更新所述變量節(jié)點(diǎn)的變量信息的若干個(gè)變量節(jié)點(diǎn)處理電路；用于以預(yù)設(shè)的壓縮因子，將循環(huán)移位矩陣分割為若干個(gè)子矩陣并且根據(jù)所述子矩陣，令所述循環(huán)移位矩陣中兩行或以上的校驗(yàn)節(jié)點(diǎn)共用一個(gè)所述校驗(yàn)節(jié)點(diǎn)處理電路的矩陣分割電路；用于根據(jù)變量信息判斷解碼是否成功的校驗(yàn)電路。其將循環(huán)移位矩陣縮減為多個(gè)子矩陣，對(duì)于校驗(yàn)節(jié)點(diǎn)處理電路和變量節(jié)點(diǎn)處理電路的數(shù)量要求大大下降，從而可以在保持解碼性能的同時(shí)，有效的降低QC?LDPC解碼器的成本。

技術(shù)領(lǐng)域

本實(shí)用新型涉及LDPC碼技術(shù)領(lǐng)域，特別是涉及一種QC-LDPC解碼器及存儲(chǔ)設(shè)備。

背景技術(shù)

低密度奇偶校驗(yàn)(Low-density parity-check，LDPC)碼是一種前向糾錯(cuò)碼。其采用迭代解碼的方式，通過一個(gè)預(yù)先構(gòu)造的稀疏校驗(yàn)矩陣進(jìn)行編碼。LDPC碼雖然在性能上具有較大的優(yōu)越性，但由于存在編譯碼實(shí)現(xiàn)方法的復(fù)雜度較高，難以在硬件電路上實(shí)現(xiàn)的缺陷而限制了其應(yīng)用的范圍。

為了克服LDPC碼在應(yīng)用上的阻礙，Marc PC Fossorier提出了一種準(zhǔn)循環(huán)低密度奇偶校驗(yàn)(Quasi-Cyclic Low-density parity-check，QC-LDPC)碼。其結(jié)合了結(jié)構(gòu)性和隨機(jī)性的特點(diǎn)，在具備LDPC碼優(yōu)越性能的同時(shí)很好的簡(jiǎn)化了編譯碼電路。

雖然上述QC-LDPC碼的提出簡(jiǎn)化了編譯碼電路。但是受限于實(shí)際應(yīng)用的情景(如QC-LDPC碼的長(zhǎng)度較長(zhǎng))，QC-LDPC解碼器仍然存在芯片占用面積大、存儲(chǔ)量需求多，內(nèi)部連線復(fù)雜以及功耗高等問題。如何取得解碼器在譯碼效率和資源消耗之間的折衷，以較小的資源代價(jià)獲得更好的解碼器性能仍然是一個(gè)迫待解決的問題。

發(fā)明內(nèi)容

本實(shí)用新型實(shí)施例主要解決的技術(shù)問題是提供一種高解碼性能的低成本QC-LDPC解碼器及存儲(chǔ)設(shè)備。

為解決上述技術(shù)問題，本實(shí)用新型實(shí)施例提供了一種QC-LDPC解碼器。該QC-LDPC解碼器包括：

若干個(gè)校驗(yàn)節(jié)點(diǎn)處理電路，所述校驗(yàn)節(jié)點(diǎn)處理電路用于根據(jù)變量節(jié)點(diǎn)的變量信息，計(jì)算所述校驗(yàn)節(jié)點(diǎn)的校驗(yàn)信息；

若干個(gè)變量節(jié)點(diǎn)處理電路，所述變量節(jié)點(diǎn)處理電路用于根據(jù)所述校驗(yàn)節(jié)點(diǎn)返回的校驗(yàn)信息，更新所述變量節(jié)點(diǎn)的變量信息；

矩陣分割電路，所述矩陣分割電路用于以預(yù)設(shè)的壓縮因子，將循環(huán)移位矩陣分割為若干個(gè)子矩陣并且根據(jù)所述子矩陣，令所述循環(huán)移位矩陣中兩行或以上的校驗(yàn)節(jié)點(diǎn)共用一個(gè)所述校驗(yàn)節(jié)點(diǎn)處理電路；

校驗(yàn)電路，所述校驗(yàn)電路用于在所述變量信息滿足校驗(yàn)標(biāo)準(zhǔn)時(shí)，確定為解碼信息；并且，在所述變量信息進(jìn)行更新的次數(shù)超過預(yù)設(shè)閾值，仍不滿足所述校驗(yàn)標(biāo)準(zhǔn)時(shí)，確定為解碼失敗。

可選地，所述矩陣分割電路還用于：根據(jù)所述子矩陣，令所述循環(huán)移位矩陣中兩列或以上的變量節(jié)點(diǎn)共用一個(gè)所述變量節(jié)點(diǎn)處理電路。

可選地，所述校驗(yàn)節(jié)點(diǎn)處理電路與所述子矩陣的行數(shù)相匹配；所述變量節(jié)點(diǎn)處理電路的數(shù)量與所述子矩陣的列數(shù)相匹配。

可選地，所述循環(huán)移位矩陣矩陣的第r行和第r+f_z行對(duì)應(yīng)的校驗(yàn)節(jié)點(diǎn)共用同一個(gè)校驗(yàn)節(jié)點(diǎn)處理電路；其中，f_z為壓縮因子，r為大于等于0的整數(shù)。

可選地，所述矩陣分割電路包括：

壓縮單元，所述壓縮單元用于根據(jù)所述壓縮因子，將所述單位矩陣中第r行和第r+f_z行壓縮為一行，生成壓縮矩陣；所述循環(huán)移位矩陣由單位矩陣以及單位矩陣的循環(huán)移位因子定義；