[實用新型]片內(nèi)終結(jié)電阻精度調(diào)整電路及存儲器

有效

• 申請?zhí)枺?/td>: 201821788686.5
• 申請日: 2018-10-31
• 公開（公告）號: CN208954639U
• 公開（公告）日: 2019-06-07
• 發(fā)明（設(shè)計）人: 李敏娜
• 申請（專利權(quán)）人: 長鑫存儲技術(shù)有限公司
• 主分類號: G11C11/4093
• 分類號: G11C11/4093;G11C11/4094
• 代理公司: 北京律智知識產(chǎn)權(quán)代理有限公司 11438
• 代理人: 王輝;闞梓瑄

本公開涉及一種片內(nèi)終結(jié)電阻精度調(diào)整電路及存儲器，本公開實施例提供的片內(nèi)終結(jié)電阻精度調(diào)整電路主要包括：上拉單元、下拉單元和控制單元；其中，所述上拉單元包括第一電阻調(diào)節(jié)電路、第一固定電阻以及第一電阻選擇電路，所述下拉單元包括第二電阻調(diào)節(jié)電路、第二固定電阻以及第二電阻選擇電路，所述控制單元用于向所述上拉單元和所述下拉單元發(fā)送控制信號。在本公開示例性實施方式提供的片內(nèi)終結(jié)電阻精度調(diào)整電路中，通過控制第一電阻選擇電路和第二電阻選擇電路的選通狀態(tài)，可以優(yōu)化對片內(nèi)終結(jié)電阻精度調(diào)整電路電阻值的可控調(diào)節(jié)，尤其是可以提高阻值調(diào)節(jié)的線性度和準確度，進而提高片內(nèi)終結(jié)電阻的阻值匹配效果。

技術(shù)領(lǐng)域

本公開涉及集成電路技術(shù)領(lǐng)域，具體涉及一種片內(nèi)終結(jié)電阻精度調(diào)整電路及存儲器。

背景技術(shù)

隨著半導體工藝的快速發(fā)展，信號的上升時間越來越短，導致信號的完整性問題日益突出，在高速信號的傳播過程中，為了更好的提高數(shù)據(jù)線的信號完整性，DDR2可以根據(jù)自己的特點內(nèi)建合適的終結(jié)電阻以保證傳輸信號的完整性，但在DDR3和DDR4設(shè)計中，單獨增加了片內(nèi)終結(jié)(On Die Termination，簡稱ODT)電阻，即用ODT電阻對傳輸線進行阻抗匹配的方式，減小了信號在傳輸過程中的能量損耗和反射，從而保證了接收端接收到的信號的正確性和完整性。

ODT電阻的精確度是提升信號正確性和完整性的重要參數(shù)，由于受到芯片生產(chǎn)、測試以及封裝技術(shù)的影響，ODT電阻的實際阻值往往存在一定誤差。而且由于誤差以及調(diào)節(jié)精度等方面的原因，相關(guān)技術(shù)中ODT電阻的調(diào)節(jié)線性度較差，因此無法準確獲得要求的標準設(shè)計阻值，與傳輸線電阻的匹配度也較差。

需要說明的是，在上述背景技術(shù)部分公開的信息僅用于加強對本公開的背景的理解，因此可以包括不構(gòu)成對本領(lǐng)域普通技術(shù)人員已知的現(xiàn)有技術(shù)的信息。

發(fā)明內(nèi)容

本公開的目的在于提供一種片內(nèi)終結(jié)電阻精度調(diào)整電路及存儲器，進而至少在一定程度上克服由于相關(guān)技術(shù)的限制而導致的ODT電阻存在誤差、調(diào)節(jié)線性度差等技術(shù)問題。

根據(jù)本公開的一個方面，提供一種片內(nèi)終結(jié)電阻精度調(diào)整電路，其特殊之處在于，包括：上拉單元、下拉單元和控制單元；

其中，所述上拉單元包括：

第一電阻調(diào)節(jié)電路，所述第一電阻調(diào)節(jié)電路的第一端與數(shù)據(jù)節(jié)點相連，所述第一電阻調(diào)節(jié)電路的第二端與第一電壓端相連；

第一固定電阻，所述第一固定電阻的第一端與所述數(shù)據(jù)節(jié)點相連；

第一電阻選擇電路，所述第一電阻選擇電路的第一端與所述第一固定電阻的第二端相連，所述第一電阻選擇電路的第二端與所述第一電壓端相連；

所述下拉單元包括：

第二電阻調(diào)節(jié)電路，所述第二電阻調(diào)節(jié)電路的第一端與所述數(shù)據(jù)節(jié)點相連，所述第二電阻調(diào)節(jié)電路的第二端與第二電壓端相連；

第二固定電阻，所述第二固定電阻的第一端與所述數(shù)據(jù)節(jié)點相連；

第二電阻選擇電路，所述第二電阻選擇電路的第一端與所述第二固定電阻的第二端相連，所述第二電阻選擇電路的第二端與所述第二電壓端相連；

所述控制單元用于向所述上拉單元和所述下拉單元發(fā)送控制信號。

在本公開的一種示例性實施方式中，所述第一電阻選擇電路包括多個第一可選電路，所述第一可選電路的第一端與所述第一固定電阻的第二端相連，所述第一可選電路的第二端與所述第一電壓端相連；

所述第二電阻選擇電路包括多個第二可選電路，所述第二可選電路的第一端與所述第二固定電阻的第二端相連，所述第二可選電路的第二端與所述第二電壓端相連。

在本公開的一種示例性實施方式中，所述第一可選電路包括：