[實用新型]一種SAR ADC電容陣列的共模電壓校正電路

有效

• 申請號: 201821476728.1
• 申請日: 2018-09-10
• 公開（公告）號: CN208739100U
• 公開（公告）日: 2019-04-12
• 發明（設計）人: 顧曉峰;劉康生;虞致國
• 申請（專利權）人: 江南大學
• 主分類號: H03M1/10
• 分類號: H03M1/10;H03M1/12;H03M1/40
• 代理公司: 無錫市大為專利商標事務所(普通合伙) 32104
• 代理人: 曹祖良

本實用新型屬于集成電路技術領域，涉及一種SAR ADC電容陣列的共模電壓校正電路，包括差分電容陣列、共模電壓校正電路、比較器及SAR控制邏輯電路，所述差分電容陣列的上極板接比較器的輸入端，所述SAR控制邏輯電路輸出的控制信號接入差分電容陣列的下級板，同時接入共模電壓校正電路的輸入端，所述共模電壓校正電路的輸出端接比較器的輸入端；本實用新型通過引入共模電壓校正電路，使SAR ADC在比較過程中共模電壓始終保持在V_ref/2附近，解決了由于共模電壓漂移而引起的SAR ADC線性度失真的問題。

技術領域

本實用新型屬于集成電路技術領域，尤其涉及一種SAR ADC電容陣列的共模電壓校正電路。

背景技術

逐次逼近型模數轉換器(SAR ADC)是一種中高精度、低轉換速率的超低功耗模數轉換器。SAR ADC主要包括采樣保持電路、比較器、數模轉換器(DAC)模塊和控制邏輯等模塊。相比較于其他結構的模數轉換器(ADC)，SAR ADC具有結構簡單、面積小、功耗低等優點，因而廣泛應用在便攜式、醫療等設備中。

在SAR ADC的電路中，由于傳統電荷再分配SAR ADC的電容陣列電容值呈指數遞增，DAC模塊消耗的功耗在SAR ADC電路整體功耗占有相當大的比重。近年來，對DAC電容陣列功耗優化做了很多研究，主要分為共模電壓下降和共模電壓升高的兩種開關策略。共模電壓下降的開關策略是單調開關切換策略，可以在不引入額外的參考基準的情況下降低DAC電容陣列的功耗；但是其共模電壓在轉換過程中是單邊切換，因此逐漸降低至0V，造成了后續的比較器需要在很低的共模電壓下工作，增加了電路設計的難度。因此，共模電壓下降的策略不利于降低DAC功耗和電路復雜度。共模電壓升高的開關策略由于在前兩次比較過程中都不存開關功耗，且它的DAC模塊中電容陣列的能量利用率很高，非常適合低功耗電路的應用。但是，共模電壓升高的開關策略在采樣階段最高位電容的下極板接地，第一次比較之后，最高位電容下極板連接的開關向高電平切換，導致前幾次的比較過程中共模電壓大于V_ref/2，從而引起比較器輸入端共模電壓的失調。

因此在共模電壓較正方面有很大的研究空間。本發明提出一種共模電平校正電路，可以校正逐次逼近型模數轉換器中共模電壓升高的開關策略的共模電壓，減小由于共模電壓失真引起的SAR ADC的線性失真。

發明內容

本實用新型的目的是：克服現有共模電壓升高的開關策略中比較器輸入端共模電壓的失調問題，提出一種SAR ADC電容陣列的共模電壓校正電路及其校正方法，使SAR ADC在比較過程中共模電壓始終保持在V_ref/2附近，從而解決由于共模電壓漂移而引起的ADC線性度失真的問題。

為實現以上技術目的，本實用新型的技術方案是：一種SAR ADC電容陣列的共模電壓校正電路，其特征在于：包括差分電容陣列、共模電壓校正電路、比較器及SAR控制邏輯電路，所述差分電容陣列的上極板接比較器的輸入端，所述SAR控制邏輯電路輸出的控制信號接入差分電容陣列的下級板，同時接入共模電壓校正電路的輸入端，所述共模電壓校正電路的輸出端接比較器的輸入端。

進一步地，所述差分電容陣列包括P端電容陣列和N端電容陣列。