[實用新型]一種用于5G基站通信的電荷泵鎖相環(huán)CPPLL

有效

• 申請?zhí)枺?/td>: 201821458597.4
• 申請日: 2018-09-07
• 公開（公告）號: CN209375613U
• 公開（公告）日: 2019-09-10
• 發(fā)明（設計）人: 王川愷;郭繼澤;李昱辰;陳志杰
• 申請（專利權）人: 郭繼澤;王川愷;李昱辰;陳志杰
• 主分類號: H03L7/18
• 分類號: H03L7/18;H03L7/099;H03L7/085
• 代理公司: 暫無信息
• 代理人: 暫無信息

一種用于5G基站通信的電荷泵鎖相環(huán)CPPLL，包括：鑒相鑒頻器(PFD)，采用雙反相器增加脈沖寬度，采用大尺寸電流源晶體管來減小電流不匹配，采用串聯(lián)連接的常通傳輸門消除相位差；電荷泵(CP)，采用差分電荷泵解決電荷共享問題；低通濾波器(LPF)，采用高階低通濾波器，減小穩(wěn)態(tài)誤差；壓控振蕩器(VCO)，通過采用NMOS開關控制的單位面積電容，合并采用雙VCO結構。分頻器(Divider)，采用雙模預分頻技術。本PLL實現(xiàn)方法，可滿足5G基站通信電路在24.75?42.5GHz頻段性能要求，相位噪聲、功耗指標優(yōu)于標準規(guī)范要求。

技術領域

本實用新型涉及集成電路技術領域，尤其涉及一種可用于5G基站間通信用的，寬頻帶、低功耗、低相位噪聲的電荷泵鎖相環(huán)(CPPLL)。

背景技術

鎖相環(huán)(Phase Locked Loop，PLL)是一種相位負反饋控制系統(tǒng)，使受控振蕩器的頻率和相位與輸入信號保持確定關系，并抑制輸入信號中的噪聲以及壓控振蕩器的相位噪聲。電荷泵鎖相環(huán)(Charge Pump PLL，CPPLL)具有頻率獲取能力強、理論上無限大的頻率牽引范圍零靜態(tài)相位誤差，因此電荷泵鎖相環(huán)成為現(xiàn)代流行的鎖相環(huán)設計結構。電荷泵鎖相環(huán)的基本結構如圖1所示，由圖可見，電荷泵鎖相環(huán)主要由鑒頻鑒相器(Phase FrequencyDetector， PFD)，電荷泵(Charge Pump，CP)，低通濾波器(Low-Pass Filter，LPF)，壓控振蕩器(Voltage Control Oscillator，VCO)和分頻器(Divider)組成。隨著無線通信飛速發(fā)展，低成本、低功耗CMOS工藝技術得到不斷進步。無線收發(fā)器的大部分單元電路都能夠單片實現(xiàn)，但高速、低功耗射頻CMOS鎖相環(huán)的設計仍然是難點。衡量鎖相環(huán)性能的標準是頻域的相位噪聲的大小，而鎖相環(huán)系統(tǒng)的相位噪聲幾乎在其組成的每個模塊都有貢獻，影響較大的低頻相位噪聲主要來源于工作頻率相對較低的模擬電路模塊，即PFD、CP和LPF等。而現(xiàn)有的鎖相環(huán)設計還存在功耗高、噪聲大等缺點。

實用新型內(nèi)容

本實用新型要解決的技術問題是通過對PFD、CP、LPF、VCO、Divider等各個模塊的設計以及對電荷泵鎖相環(huán)CPPLL電路的綜合設計，提供一種寬頻帶、低功耗、低相位噪聲的電荷泵鎖相環(huán)。為達到上述技術要求，本實用新型針對上述各模塊都采用相應設計以得到明顯的整體性能提升。

對鑒相鑒頻器(PFD)設計，當兩個輸入信號之間存在微小相位差異時，由于電路各節(jié)點存在寄生電容，會限制脈沖上升和下降的速度，這些脈沖沒有足夠的時間達到邏輯高電平，最終導致電荷泵的開關不能正常導通，VCO的輸出相位不能鎖定到輸入的參考頻率上，惡化鎖相環(huán)的相位噪聲性能和抖動性能，本實用新型采用雙反相器增加脈沖寬度，采用大尺寸電流源晶體管來減小電流不匹配，采用與PFD輸出端串聯(lián)連接的常通傳輸門消除相位差，最終達到PLL的穩(wěn)定性要求。

對電荷泵(CP)設計，電流源漏端寄生電容會引起電荷共享問題，采用差分電荷泵方案解決。

低通濾波器(LPF)，濾除電荷泵輸出信號中的高頻噪聲，通常采用一、二階濾波器方案，本實用新型采用高階低通濾波器，可大幅度減小穩(wěn)態(tài)誤差，給VCO提供平穩(wěn)的控制電壓。

壓控振蕩器(VCO)，通過采用NMOS開關控制的單位面積電容，合并采用雙VCO結構，避免諧振電路死區(qū)，保證諧振電路的噪聲性能、工作頻率穩(wěn)定性、整個鎖相環(huán)的頻率調(diào)諧服務。

分頻器(Divider)，對VCO的輸出信號進行可調(diào)節(jié)的分頻，采用雙模預分頻技術，并采用劃分單元功能模塊實現(xiàn)電路整體功能的技術實現(xiàn)高頻操作、小面積、低功耗。

本實用新型采用上述PFD、CP、LPF、VCO、Divider模塊的定制設計和PLL的綜合設計，可滿足24.75-42.5GHz寬頻帶電荷泵鎖相環(huán)CPPLL的相位裕度指標要求，在45nm的CMOS工藝條件，達到低相位噪聲和低功耗，滿足5G基站通信電路要求。

附圖說明