[實用新型]低漏電流動態D觸發器及應用其的數據運算單元、芯片、算力板和計算設備有效
| 申請號： | 201820987813.8 | 申請日： | 2018-06-25 |
| 公開（公告）號： | CN208608969U | 公開（公告）日： | 2019-03-15 |
| 發明（設計）人： | 劉杰堯;張楠賡;吳敬杰;馬晟厚 | 申請（專利權）人： | 北京嘉楠捷思信息技術有限公司 |
| 主分類號： | H03K3/012 | 分類號： | H03K3/012;H03K3/037 |
| 代理公司： | 北京律誠同業知識產權代理有限公司 11006 | 代理人： | 梁揮;祁建國 |
| 地址： | 100094 北京市海淀*** | 國省代碼： | 北京;11 |
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| 摘要： | |||
| 搜索關鍵詞： | 鎖存單元 輸出驅動單元 漏電流 數據運算單元 本實用新型 計算設備 芯片 輸出端 輸入端 減小 力板 高閾值電壓器件 單一元件 降低功耗 邏輯延時 三種狀態 時鐘控制 依次串接 漏電 輸出 高電平 信號端 低電 反相 高阻 應用 | ||
1.一種低漏電流動態D觸發器，其特征在于，包括：
一輸入端、一輸出端以及至少一時鐘信號端；
一第一鎖存單元，用于傳輸所述輸入端的數據并在時鐘信號控制下鎖存所述數據；
一第二鎖存單元，用于鎖存所述輸出端的數據并在時鐘控制下將所述第一鎖存單元鎖存的所述數據反相傳輸；
一輸出驅動單元，用于反相并輸出從所述第二鎖存單元接收到的所述數據；
所述第一鎖存單元、所述第二鎖存單元以及所述輸出驅動單元依次串接在所述輸入端和所述輸出端之間；
其中，所述第二鎖存單元在時鐘控制下通過單一元件實現高電平、低電平和高阻三種狀態的輸出；
所述第二鎖存單元采用低漏電型器件和/或所述輸出驅動單元采用高閾值電壓器件。
2.如權利要求1所述的低漏電流動態D觸發器，其特征在于：所述第二鎖存單元為一種三態反相器。
3.如權利要求2所述的低漏電流動態D觸發器，其特征在于：所述三態反相器進一步包括第一PMOS晶體管、第二PMOS晶體管、第一NMOS晶體管以及第二NMOS晶體管，所述第一PMOS晶體管、所述第二PMOS晶體管、所述第一NMOS晶體管以及所述第二NMOS晶體管依次串接在電源、地之間。
4.如權利要求3所述的低漏電流動態D觸發器，其特征在于：所述第一NMOS晶體管、所述第二NMOS晶體管采用低漏電流晶體管。
5.如權利要求4所述的低漏電流動態D觸發器，其特征在于：所述第一PMOS晶體管、所述第二NMOS晶體管根據時鐘信號進行開關控制，第一PMOS晶體管和第二NMOS晶體管的時鐘信號反相。
6.如權利要求4所述的低漏電流動態D觸發器，其特征在于：所述第二PMOS晶體管與所述第一NMOS晶體管根據時鐘信號進行開關控制，所述第二PMOS晶體管和所述第一NMOS晶體管的時鐘信號反相。
7.一種數據運算單元，包括互聯連接的控制電路、運算電路、多個低漏電流動態D觸發器，所述多個低漏電流動態D觸發器為串聯和/或并聯連接；其特征在于：所述多個低漏電流動態D觸發器為權利要求1-6中任意一種所述的動態D觸發器。
8.一種芯片，其特征在于，包括權利要求7中所述的任意一種數據運算單元。
9.一種用于計算設備的算力板，其特征在于，包括多個權利要求8中所述的任意一種所述芯片。
10.一種計算設備，包括電源板、控制板、連接板、散熱器以及多個算力板，所述控制板通過所述連接板與所述算力板連接，所述散熱器設置在所述算力板的周圍，所述電源板用于向所述連接板、所述控制板、所述散熱器以及所述算力板提供電源，其特征在于：所述算力板為權利要求9中所述的任意一種所述算力板。
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