[實用新型]一種超低功耗全CMOS亞閾工作的帶隙基準電壓電路

有效

• 申請號: 201820942701.0
• 申請日: 2018-06-19
• 公開（公告）號: CN208459892U
• 公開（公告）日: 2019-02-01
• 發明（設計）人: 劉錫鋒;孫萍;胡佳莉
• 申請（專利權）人: 江蘇信息職業技術學院
• 主分類號: G05F1/567
• 分類號: G05F1/567
• 代理公司: 南京天翼專利代理有限責任公司 32112
• 代理人: 劉鳳彩

本實用新型涉及一種超低功耗全CMOS亞閾工作的帶隙基準電壓電路包括啟動電路、亞閾電流產生電路、分壓CTAT電路、級聯PTAT電路和PTAT電壓調整管。啟動電路使本實用新型的整體電路擺脫零點，工作于正常的工作點，亞閾電流產生電路用于產生MOS管亞閾值電流，使得本實用新型的整體電路均工作于亞閾狀態，分壓CTAT電路用于降低電路負溫度系數，級聯PTAT電路用于產生PTAT電壓，由于PTAT電壓可多級分段調整，PTAT電壓調整管5用于調整級聯PTAT電路4中的電流。通過全CMOS亞閾工作設計，大幅降低整體工作電流，最終輸出電壓能夠小于1V，且能夠精確調整輸出電壓的溫度系數，使得輸出電壓具備較高的溫度精度。

技術領域

本實用新型涉及一種帶隙基準源電路，特別是一種超低功耗全CMOS亞閾工作的帶隙基準電壓電路，可廣泛應用于深亞微米工藝條件下的低功耗高精度集成電路芯片。

背景技術

電壓基準是集成電路的一個重要門類，也可以作為集成電路中的一個模塊。對電壓基準的基本要求是輸出電壓隨集成電路制造工藝、溫度、電源電壓和驅動負載等因素的變化而變化的幅度盡可能小。

CMOS工藝由于靜態功耗小，能夠大規模集成已經稱為集成電路主流工藝。在常用的CMOS工藝中，所用到的元器件種類越多，生產過程中可能產生的偏差就越大。為避免工藝波動對芯片性能的影響。傳統帶隙基準電路為獲得較好的溫度系數，必然包含MOS管、電阻、三級管等多種器件。本設計采用全CMOS設計，能最大程度避免工藝波動帶來的偏差。

近年來，隨著集成電路制造工藝的技術進步，芯片特征尺寸不斷縮小，其核心電壓也不斷下降。通常0.18μm工藝的內部電源電壓為1.8V，而45nm工藝的內部電源電壓僅為1.1V。傳統帶隙基準由于正負溫度系數加權的需要，其輸出電壓只能固定為1.2V左右，否則其溫度系數將非常差。而傳統帶隙基準的1.2V輸出電壓已經高于45nm工藝的1.1V電源電壓了，在45nm工藝條件下根本無法使用傳統帶隙設計。

隨著科技進步，共享單車、智能手機、運動手環等移動設備和可穿戴設備越來越多的融入到人們生活中，這些設備通常都對芯片的功耗方面有很高的要求，因而如何降低芯片功耗顯得越來越重要。本設計的帶隙基準總體工作電流為8nA，能夠很好的適用于移動設備和可穿戴設備等低功耗應用領域。

發明內容

本實用新型要解決的技術問題是通過本實用新型的全CMOS亞閾工作的帶隙基準電壓電路，減小輸出基準電壓，本實用新型實現了小于1V的輸出基準電壓，能夠滿足深亞微米工藝產品的需要。溫度系數是帶隙基準的一個基本參數，本實用新型在滿足降低輸出基準電壓的同時，兼顧芯片溫度系數，實現較小的輸出電壓溫漂。

一種超低功耗全CMOS亞閾工作的帶隙基準電壓電路，包括啟動電路、亞閾電流產生電路、分壓CTAT電路、級聯PTAT電路和PTAT電壓調整管；啟動電路的輸出端連接亞閾電流產生電路的輸入端，亞閾電流產生電路的輸出端分別連接分壓CTAT電路、級聯PTAT電路和PTAT電壓調整管的輸入端提供亞閾電流，分壓CTAT電路的輸出端與級聯PTAT電路的輸入端連接，PTAT電壓調整管的輸出端與級聯PTAT電路連接，級聯PTAT電路輸出基準電壓。

啟動電路包括P型MOS管PM0、P型MOS管PM1和N型MOS管NM0，晶體管PM0與PM1的源極與電源VDDE相連，晶體管PM0的漏極與PM1的柵極相連且與NMO的柵極連接，PM0的柵極、NM0的源極和NM0的漏極接地，晶體管PM1的漏極是啟動電路的輸出端。啟動電路可以使本實用新型的電路擺脫零點，工作于正常的工作點。