有效
| 申請?zhí)枺?/td> | 201820832429.0 | 申請日: | 2018-05-31 |
| 公開(公告)號: | CN208834132U | 公開(公告)日: | 2019-05-07 |
| 發(fā)明(設(shè)計)人: | 陳曉紅;李亞斌 | 申請(專利權(quán))人: | 四川鴻創(chuàng)電子科技有限公司 |
| 主分類號: | G05B19/042 | 分類號: | G05B19/042 |
| 代理公司: | 成都弘毅天承知識產(chǎn)權(quán)代理有限公司 51230 | 代理人: | 李龍 |
| 地址: | 610000 四川省成都市高新*** | 國省代碼: | 四川;51 |
| 權(quán)利要求書: | 查看更多 | 說明書: | 查看更多 |
| 摘要: | |||
| 搜索關(guān)鍵詞: | 信號產(chǎn)生模塊 本實用新型 數(shù)據(jù)鎖存器 數(shù)字信號 濾波整形模塊 人機交互模塊 高速信號 發(fā)生器 串行輸入數(shù)據(jù) 模擬信號傳輸 數(shù)字信號傳輸 數(shù)字信號轉(zhuǎn)換 信號發(fā)生器 電源模塊 信號頻率 指令產(chǎn)生 時間差 噪聲 并行 指令 | ||
1.一種基于FPGA的高速信號發(fā)生器,包括人機交互模塊、FPGA信號產(chǎn)生模塊、D/A轉(zhuǎn)換模塊、濾波整形模塊和電源模塊,其特征在于:
人機交互模塊:用于向FPGA信號產(chǎn)生模塊輸入所需產(chǎn)生的信號頻率、波形等指令;
FPGA信號產(chǎn)生模塊:根據(jù)接收到的指令產(chǎn)生相應(yīng)的數(shù)字信號,并將所產(chǎn)生的數(shù)字信號傳輸至D/A轉(zhuǎn)換模塊;
D/A轉(zhuǎn)換模塊:包括兩個并行的數(shù)據(jù)鎖存器U1和U2,所述兩個數(shù)據(jù)鎖存器U1和U2同時接收來自FPGA信號產(chǎn)生模塊的數(shù)字信號,并將數(shù)字信號轉(zhuǎn)換為模擬信號傳輸至濾波整形模塊;
濾波整形模塊:用于對D/A轉(zhuǎn)換模塊輸出的模擬信號進行整形濾波,濾除雜波和干擾,補償頻帶損耗和幅度損失,使最終輸出高質(zhì)量的信號;
電源模塊:用于為人機交互模塊、FPGA信號產(chǎn)生模塊、D/A轉(zhuǎn)換模塊和濾波整形模塊提供所需工作電壓。
2.根據(jù)權(quán)利要求1所述的一種基于FPGA的高速信號發(fā)生器,其特征在于:所述FPGA信號產(chǎn)生模塊包括信號選擇電路、幅度/相位轉(zhuǎn)換電路和信號發(fā)生電路,所述信號選擇電路根據(jù)人機交互模塊輸入的指令,選擇所需生成的信號波形及頻率,并將選擇傳輸至幅度/相位轉(zhuǎn)換電路;
所述幅度/信號轉(zhuǎn)換電路根據(jù)信號選擇電路的輸出進行查找表操作,輸出需要生成的信號數(shù)據(jù)至信號發(fā)生電路;
所述信號發(fā)生電路根據(jù)接收到的來自幅度/信號轉(zhuǎn)換電路的信號數(shù)據(jù)生成所需信號,并送入D/A轉(zhuǎn)換模塊。
3.根據(jù)權(quán)利要求1或2所述的一種基于FPGA的高速信號發(fā)生器,其特征在于:所述D/A轉(zhuǎn)換模塊還包括運算放大器A1,所述D/A轉(zhuǎn)換模塊的具體電路連接為:
數(shù)據(jù)鎖存器U1和U2連接有音頻IC U3,音頻IC U3的2~3腳和5~18腳分別與數(shù)據(jù)鎖存器U1和U2的輸出腳對應(yīng)連接,音頻IC U3的1腳連接有電阻R1,電阻R1的另一端連接有電位器RP1的一固定端,電位器RP1的另一固定端連接有電阻R2,電位器RP1的滑動端連接音頻ICU3的27腳,電阻R2的另一端與音頻IC U3的28腳連接;
音頻IC U3的28腳連接電源-VCC,音頻IC U3的26腳連接電源+VCC,并且音頻IC U3的28腳連接有電解電容C4,電解電容C4的另一端接地并與音頻IC U3的22腳連接,音頻IC U3的26腳連接有電解電容C3,電解電容C3的另一端接地并與音頻IC U3的26腳連接;
音頻IC U3的21腳、23腳和25腳短接,音頻IC U3的19腳和20腳連接,并且連接有電阻R3,電阻R3的另一端連接運算放大器A1的同相輸入端,運算放大器A1的同相輸入端還連接有電容C1,運算放大器A1的反相輸入端分別連接有電阻R4、電阻R5和電容C2,電阻R4的另一端接地,電阻R5的另一端連接有電位器RP2的一固定端,電位器RP2的另一固定端與運算放大器A1的輸出端連接,電容C2的另一端分別與電位器RP2的移動端和運算放大器A1的輸出端連接。
4.根據(jù)權(quán)利要求1所述的一種基于FPGA的高速信號發(fā)生器,其特征在于:所述高速信號發(fā)生器還包括系統(tǒng)時鐘模塊,所述系統(tǒng)時鐘模塊采用外接40MHz晶體振蕩器的時鐘脈沖。
5.根據(jù)權(quán)利要求1所述的一種基于FPGA的高速信號發(fā)生器,其特征在于:所述人機交互模塊包括鍵盤和顯示屏,所述鍵盤用于向FPGA信號產(chǎn)生模塊輸入指令,所述顯示屏用于顯示所輸指令。
6.根據(jù)權(quán)利要求1或2所述的一種基于FPGA的高速信號發(fā)生器,其特征在于:所述濾波整形模塊包括電壓比較器A2和A3,所述濾波整形模塊的具體連接為:
D/A轉(zhuǎn)換模塊的信號輸出端連接有電阻R6,電阻R6的另一端分別連接有電容C5和電阻R7,電阻R7的另一端與電壓比較器A2的同相輸入端連接,電容C5的另一端與電壓比較器A2的反相輸入端連接,電壓比較器A2的同相輸入端還連接有電容C6,電容C6的另一端地;
電壓比較器A2的輸出端與電壓比較器A3的反相輸入端連接,電壓比較器A3的同相輸入端分別連接有電阻R8和R9,電阻R8的另一端連接到電源電壓VCC12V上,電阻R9的另一端接地,電壓比較器A3的輸出端分別連接有電阻R10和電阻R11,電阻R10的另一端連接到電源電壓VCC12V上,電阻R11的另一端連接有電阻R12,電阻R12的另一端接地。
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