[實用新型]對FPGA配置數據進行升級的電路

有效

• 申請號: 201820498368.9
• 申請日: 2018-04-09
• 公開（公告）號: CN208314757U
• 公開（公告）日: 2019-01-01
• 發明（設計）人: 謝元祿;劉明;張坤;呼紅陽;霍長興;劉璟;畢津順;王艷;盧年端
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: G06F8/654
• 分類號: G06F8/654;G06F8/71;G11C7/10
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 任巖

1.一種對FPGA配置數據進行升級的電路，其特征是，包括：

一個封裝體，其內部包含有至少一個存儲器單元，以及一個控制器單元，其中，

所述控制器單元連接到存儲器單元，包括：JTAG處理電路、存儲器控制電路、配置控制電路、存儲器控制切換電路、版本切換控制電路、重注數據接收與傳輸電路。

2.根據權利要求1所述的電路，其特征是，所述JTAG處理電路包括JTAG接口電路以及第一操作數據處理電路，通過JTAG接口電路連接到上位機；

其中，所述JTAG接口電路包括JTAG時鐘接口、JTAG模式接口及JTAG數據輸入輸出接口多個接口電路；

所述第一操作數據處理電路包括操作指令檢測提取及輸出子電路、操作目標地址檢測提取及輸出子電路、操作響應握手信號輸出子電路、第一數據輸入輸出子電路。

3.根據權利要求1所述的電路，其特征是，所述存儲器控制電路連接到JTAG處理電路，包括第二操作數據處理電路、第一存儲器操作電路、第一讀數據電路及第一版本切換選擇電路；其中，

所述第二操作數據處理電路連接到第一操作數據處理電路，包括操作指令接收子電路、操作目標地址接收子電路、操作響應握手信號接收子電路、第二數據輸入輸出子電路；

所述第一存儲器操作電路包括存儲器片選輸出子電路、存儲器工作時鐘輸出子電路及存儲器讀寫數據子電路；

所述第一讀數據電路包括讀數據輸出子電路及讀數據請求接收子電路；

所述第一版本切換選擇電路包括切換版本目標地址接收子電路及切換版本請求接收子電路。

4.根據權利要求1所述的電路，其特征是，所述配置控制電路連接到存儲器控制電路，包括第二讀數據電路及FPGA配置電路，其中，

所述第二讀數據電路連接到第一讀數據電路，包括讀數據接收子電路及讀數據使能子電路；

所述FPGA配置電路連接到FPGA配置接口。

5.根據權利要求1所述的電路，其特征是，所述版本切換控制電路連接到存儲器控制電路，包括第二版本切換選擇電路及第一版本切換配置電路，其中，

所述第二版本切換選擇電路連接到第一版本切換選擇電路，包括切換版本目標地址發送子電路及切換版本使能子電路；

所述版本切換配置電路連接到通信接口，包括版本切換片選子電路，版本切換時鐘子電路及版本切換讀寫數據子電路。

6.根據權利要求1所述的電路，其特征是，所述重注數據接收與傳輸電路連接到存儲器控制切換電路的存儲器選擇電路及通信接口，包括第二存儲器操作電路，其包括第二存儲器片選子電路，第二存儲器時鐘子電路及第二存儲器讀寫數據子電路。

7.根據權利要求1所述的電路，其特征是，所述重注數據接收與傳輸電路為SPI直通電路，存儲單元為SPI Flash存儲器芯片。

8.根據權利要求1所述的電路，其特征是，所述存儲器控制切換電路連接到存儲器控制電路與至少一個存儲器單元，包括與至少一個存儲器單元對應的存儲器選擇與讀寫控制電路、第三存儲器操作電路以及第四存儲器操作電路；其中，

所述存儲器選擇與讀寫控制電路包括存儲器選擇電路及至少一個存儲器讀寫控制電路，所述存儲器讀寫控制電路與存儲器單元一一對應；

所述第三存儲器操作電路連接到存儲器控制電路的第一存儲器操作電路，包括存儲器片選接收子電路、存儲器工作時鐘接收子電路及存儲器讀寫數據子電路；

所述第四存儲器操作電路連接到重注數據接收與傳輸電路的第二存儲器操作電路，第一存儲器片選子電路，第一存儲器時鐘子電路、第一存儲器讀寫數據子電路及存儲器工作模式切換子電路。

9.根據權利要求1所述的電路，其特征是，其中封裝體的封裝形式包括：QFP、QFN、PGA、BGA類型。