[實(shí)用新型]對(duì)FPGA配置數(shù)據(jù)進(jìn)行升級(jí)的電路

有效

• 申請(qǐng)?zhí)枺?/td>: 201820498368.9
• 申請(qǐng)日: 2018-04-09
• 公開(kāi)（公告）號(hào): CN208314757U
• 公開(kāi)（公告）日: 2019-01-01
• 發(fā)明（設(shè)計(jì)）人: 謝元祿;劉明;張坤;呼紅陽(yáng);霍長(zhǎng)興;劉璟;畢津順;王艷;盧年端
• 申請(qǐng)（專利權(quán)）人: 中國(guó)科學(xué)院微電子研究所
• 主分類號(hào): G06F8/654
• 分類號(hào): G06F8/654;G06F8/71;G11C7/10
• 代理公司: 中科專利商標(biāo)代理有限責(zé)任公司 11021
• 代理人: 任巖

1.一種對(duì)FPGA配置數(shù)據(jù)進(jìn)行升級(jí)的電路，其特征是，包括：

一個(gè)封裝體，其內(nèi)部包含有至少一個(gè)存儲(chǔ)器單元，以及一個(gè)控制器單元，其中，

所述控制器單元連接到存儲(chǔ)器單元，包括：JTAG處理電路、存儲(chǔ)器控制電路、配置控制電路、存儲(chǔ)器控制切換電路、版本切換控制電路、重注數(shù)據(jù)接收與傳輸電路。

2.根據(jù)權(quán)利要求1所述的電路，其特征是，所述JTAG處理電路包括JTAG接口電路以及第一操作數(shù)據(jù)處理電路，通過(guò)JTAG接口電路連接到上位機(jī)；

其中，所述JTAG接口電路包括JTAG時(shí)鐘接口、JTAG模式接口及JTAG數(shù)據(jù)輸入輸出接口多個(gè)接口電路；

所述第一操作數(shù)據(jù)處理電路包括操作指令檢測(cè)提取及輸出子電路、操作目標(biāo)地址檢測(cè)提取及輸出子電路、操作響應(yīng)握手信號(hào)輸出子電路、第一數(shù)據(jù)輸入輸出子電路。

3.根據(jù)權(quán)利要求1所述的電路，其特征是，所述存儲(chǔ)器控制電路連接到JTAG處理電路，包括第二操作數(shù)據(jù)處理電路、第一存儲(chǔ)器操作電路、第一讀數(shù)據(jù)電路及第一版本切換選擇電路；其中，

所述第二操作數(shù)據(jù)處理電路連接到第一操作數(shù)據(jù)處理電路，包括操作指令接收子電路、操作目標(biāo)地址接收子電路、操作響應(yīng)握手信號(hào)接收子電路、第二數(shù)據(jù)輸入輸出子電路；

所述第一存儲(chǔ)器操作電路包括存儲(chǔ)器片選輸出子電路、存儲(chǔ)器工作時(shí)鐘輸出子電路及存儲(chǔ)器讀寫(xiě)數(shù)據(jù)子電路；

所述第一讀數(shù)據(jù)電路包括讀數(shù)據(jù)輸出子電路及讀數(shù)據(jù)請(qǐng)求接收子電路；

所述第一版本切換選擇電路包括切換版本目標(biāo)地址接收子電路及切換版本請(qǐng)求接收子電路。

4.根據(jù)權(quán)利要求1所述的電路，其特征是，所述配置控制電路連接到存儲(chǔ)器控制電路，包括第二讀數(shù)據(jù)電路及FPGA配置電路，其中，

所述第二讀數(shù)據(jù)電路連接到第一讀數(shù)據(jù)電路，包括讀數(shù)據(jù)接收子電路及讀數(shù)據(jù)使能子電路；

所述FPGA配置電路連接到FPGA配置接口。

5.根據(jù)權(quán)利要求1所述的電路，其特征是，所述版本切換控制電路連接到存儲(chǔ)器控制電路，包括第二版本切換選擇電路及第一版本切換配置電路，其中，

所述第二版本切換選擇電路連接到第一版本切換選擇電路，包括切換版本目標(biāo)地址發(fā)送子電路及切換版本使能子電路；

所述版本切換配置電路連接到通信接口，包括版本切換片選子電路，版本切換時(shí)鐘子電路及版本切換讀寫(xiě)數(shù)據(jù)子電路。

6.根據(jù)權(quán)利要求1所述的電路，其特征是，所述重注數(shù)據(jù)接收與傳輸電路連接到存儲(chǔ)器控制切換電路的存儲(chǔ)器選擇電路及通信接口，包括第二存儲(chǔ)器操作電路，其包括第二存儲(chǔ)器片選子電路，第二存儲(chǔ)器時(shí)鐘子電路及第二存儲(chǔ)器讀寫(xiě)數(shù)據(jù)子電路。

7.根據(jù)權(quán)利要求1所述的電路，其特征是，所述重注數(shù)據(jù)接收與傳輸電路為SPI直通電路，存儲(chǔ)單元為SPI Flash存儲(chǔ)器芯片。

8.根據(jù)權(quán)利要求1所述的電路，其特征是，所述存儲(chǔ)器控制切換電路連接到存儲(chǔ)器控制電路與至少一個(gè)存儲(chǔ)器單元，包括與至少一個(gè)存儲(chǔ)器單元對(duì)應(yīng)的存儲(chǔ)器選擇與讀寫(xiě)控制電路、第三存儲(chǔ)器操作電路以及第四存儲(chǔ)器操作電路；其中，

所述存儲(chǔ)器選擇與讀寫(xiě)控制電路包括存儲(chǔ)器選擇電路及至少一個(gè)存儲(chǔ)器讀寫(xiě)控制電路，所述存儲(chǔ)器讀寫(xiě)控制電路與存儲(chǔ)器單元一一對(duì)應(yīng)；

所述第三存儲(chǔ)器操作電路連接到存儲(chǔ)器控制電路的第一存儲(chǔ)器操作電路，包括存儲(chǔ)器片選接收子電路、存儲(chǔ)器工作時(shí)鐘接收子電路及存儲(chǔ)器讀寫(xiě)數(shù)據(jù)子電路；

所述第四存儲(chǔ)器操作電路連接到重注數(shù)據(jù)接收與傳輸電路的第二存儲(chǔ)器操作電路，第一存儲(chǔ)器片選子電路，第一存儲(chǔ)器時(shí)鐘子電路、第一存儲(chǔ)器讀寫(xiě)數(shù)據(jù)子電路及存儲(chǔ)器工作模式切換子電路。

9.根據(jù)權(quán)利要求1所述的電路，其特征是，其中封裝體的封裝形式包括：QFP、QFN、PGA、BGA類型。