[實用新型]一種有效數據檢測及并行輸出系統

有效

• 申請號: 201820357401.6
• 申請日: 2018-03-16
• 公開（公告）號: CN208369564U
• 公開（公告）日: 2019-01-11
• 發明（設計）人: 楊燕;馬長偉;王海時
• 申請（專利權）人: 成都信息工程大學
• 主分類號: H03M9/00
• 分類號: H03M9/00
• 代理公司: 成都九鼎天元知識產權代理有限公司 51214
• 代理人: 錢成岑

本實用新型公開了一種有效數據檢測及并行輸出系統，包括有效數據檢測器件、數據存儲器件、數據讀取器件、時鐘分頻器件和預配置器件，所述有效數據檢測器件通過所述數據存儲器件對應連接所述數據讀取器件，所述時鐘分頻器件對應連接所述數據讀取器件，所述預配置器件對應連接所述有效數據檢測器件、數據存儲器件、數據讀取器件和時鐘分頻器件。該系統可自動完成有效數據篩選，避免了對所存儲數據進行比對的過程，可達到快速準確獲取有效數據的目的；可實現將數據分多路順序及倒序輸出，極大提高了數據處理效率。

技術領域

本實用新型涉及集成電路數據處理及自動控制技術領域，特別是一種有效數據檢測及并行輸出系統。

背景技術

數據處理過程中，通常需要將模擬信號進行采樣、量化和編碼轉換處理，將其轉換為作為信息傳遞載體的數字信號，數字信號中存在有效數據和無效數據，此時需要先篩選有效數據，再進行輸出有效數據。CPU一般是以其內部運算器位數為基本數據單元長度，常有8位、16位、32位。實際數據處理過程中，數據通常是一位一位的串行輸入，低速率情況下，可采用I/O口直接讀取數據，利用軟件將一位一位串行數據組合成一個字節或CPU的一個字，這將導致數據傳輸很慢。然而當系統時鐘周期與CPU指令周期非常接近時，無法使用軟件將串行數據轉換為并行數據。并且FPGA(Field－Programmable Gate Array，現場可編程門陣列)在串并轉換時使用系統時鐘，而在進行多路數據并行輸出時，卻無法使用系統時鐘作為同步時鐘來控制輸出多路并行數據。因此，設計一種既能對數據進行有效篩選，又能將篩選出的數據并行輸出的系統是十分必要的。

實用新型內容

針對現有技術的上述缺陷，本實用新型提供一種可進行有效數據篩選并將有效數據進行并行輸出的數據檢測及轉換系統。

本實用新型實施例采用的技術方案如下：

一種有效數據檢測及并行輸出系統，包括有效數據檢測器件、數據存儲器件、數據讀取器件、時鐘分頻器件和預配置器件，所述有效數據檢測器件通過所述數據存儲器件對應連接所述數據讀取器件，所述時鐘分頻器件對應連接所述數據讀取器件，所述預配置器件對應連接所述有效數據檢測器件、數據存儲器件、數據讀取器件和時鐘分頻器件。

作為優選方案，所述有效數據檢測器件包括原始數據緩存單元、數據檢測單元和數據輸出單元，所述原始數據緩存單元通過所述數據檢測單元對應連接所述數據輸出單元。

作為優選方案，所述原始數據緩存單元對應連接所述預配置器件，所述數據輸出單元對應連接所述數據檢測單元的寫使能端口、讀使能端口和寫地址端口。

作為優選方案，所述數據存儲器件包括觸發器和寄存器，所述觸發器輸出端對應連接所述寄存器的寫使能信號端口，所述寄存器的輸入端連接所述有效數據檢測器件數據檢測單元的寫地址端口和數據輸出單元的數據輸出端口。

作為優選方案，所述觸發器的輸出端口通過反相器對應連接輸入端口。

作為優選方案，所述寄存器至少由720個字節的存儲單元構成。

作為優選方案，所述數據讀取器件包括有效數據緩存單元和模式控制單元，所述模式控制單元對應連接所述時鐘分頻器件和所述數據讀取器件的讀地址端口，所述數據讀取器件的讀使能信號端口連接所述有效數據檢測器件的輸出端口和所述數據存儲器件的輸入端口。

作為優選方案，所述有效數據緩存單元使用非阻塞賦值方式輸入數據。

作為優選方案，所述數據讀取器件的讀地址端口對應連接所述數據存儲器件寄存器輸入端口。

作為優選方案，所述時鐘分頻器件由計數器構成。