[實用新型]余數(shù)計算電路、除法單元及除法器

有效

• 申請?zhí)枺?/td>: 201820254329.4
• 申請日: 2018-02-12
• 公開（公告）號: CN208126368U
• 公開（公告）日: 2018-11-20
• 發(fā)明（設(shè)計）人: 古進
• 申請（專利權(quán)）人: 北京憶芯科技有限公司
• 主分類號: G06F7/535
• 分類號: G06F7/535
• 代理公司: 北京卓特專利代理事務(wù)所(普通合伙) 11572
• 代理人: 段宇

本實用新型提供一種余數(shù)計算電路、除法單元及除法器。本實用新型的除法器用于計算N進制數(shù)除以N?1的余數(shù)，被除數(shù)A_xA_x?1A…A₁A₀是x+1位的N進制數(shù)，A_x到A₀各自是1位N進制數(shù)，A_x是被除數(shù)的最高位，A₀是被除數(shù)的最低位，A_k是與A_k?1相鄰的高位，其中1≤k≤x，N、x與k是非零自然數(shù)，包括x+1個除法單元，除法單元DIV_j的被除數(shù)輸入端的低位耦合到A_j，高位耦合到除法單元DIV_j+1輸出的余數(shù)E_j+1，除法單元DIV_j的輸出的商作為所述除法器的商D_j，除法單元DIV_j的輸出的余數(shù)E_j耦合到除法單元DIV_j?1的被除數(shù)的高位，其中j為自然數(shù)且1≤j≤x?1。

技術(shù)領(lǐng)域

本實用新型涉及信息處理技術(shù)，具體地，涉及N進制數(shù)除以 N-1的除法器電路。

背景技術(shù)

現(xiàn)有技術(shù)的除法器要提供通用性，支持對任意除數(shù)與被除數(shù)的除法操作，計算過程中經(jīng)過試商、乘法、加法等多種操作，一般還需要多個階段，除法器電路復(fù)雜，計算過程的控制也復(fù)雜。

實用新型內(nèi)容

本申請?zhí)峁┑某ㄆ鲗Ｓ糜谟嬎鉔進制數(shù)除以N-1的除法運算。所提供的除法器使用加法器、比較器等部件實現(xiàn)除法功能，不使用乘法器，電路簡單，計算過程高效。

根據(jù)本申請的第一方面，提供了根據(jù)本申請第一方面的第一余數(shù)計算電路，用于計算N進制數(shù)除以N-1的余數(shù)，N為非零自然數(shù)，包括第一求和電路、第二求和電路和查找表電路，第一求和電路和第二求和電路耦合，第二求和電路和查找表電路耦合；第一求和電路對被除數(shù)的各個位按N進制求和，并將求和結(jié)果提供給第二求和電路，第二求和電路對第一求和電路提供的求和結(jié)果的各個位按N進制求和，并將求和結(jié)果提供給查找表電路，查找表電路的輸出結(jié)果為余數(shù)。

根據(jù)本申請的第一方面的第一余數(shù)計算電路，提供了根據(jù)本申請第一方面的第二余數(shù)計算電路，第一求和電路和第二求和電路為N進制加法器。

根據(jù)本申請的第一方面的第一或第二余數(shù)計算電路，提供了根據(jù)本申請第一方面的第三余數(shù)計算電路，查找表電路將0～(N-2) 的輸入分別映射為0～(N-2)，將N-1的輸入映射為0。

根據(jù)本申請的第一方面的第一至第三余數(shù)計算電路之一，提供了根據(jù)本申請第一方面的第四余數(shù)計算電路，用比較器與選擇器替代查找表電路。

根據(jù)本申請的第一方面的第四余數(shù)計算電路，提供了根據(jù)本申請第一方面的第五余數(shù)計算電路，比較器識別求和電路的輸出是否同除數(shù)相同；選擇器的輸入為第二求和電路的輸出與0；若比較器識別出第二求和電路輸出同除數(shù)相同，指示選擇器選擇輸出0 作為余數(shù)；若比較器識別出第二求和電路輸出同除數(shù)不相同，指示選擇器選擇輸出第二求和電路的輸出作為余數(shù)。

根據(jù)本申請的第一方面的第一至第五余數(shù)計算電路之一，提供了根據(jù)本申請第一方面的第六余數(shù)計算電路，若第二求和電路的輸出包括2位或2位以上的N進制位求和，還提供進一步的第三求和電路對第二求和電路的輸出的各個N進制位求和，并將第三求和電路的輸出提供給查找表電路。

根據(jù)本申請的第一方面的第一至第六余數(shù)計算電路之一，提供了根據(jù)本申請第一方面的第七余數(shù)計算電路，若第三求和電路的輸出依然包括2位或者2位以上的N進制數(shù)，級聯(lián)進一步的求和電路，直至末級求和電路的輸出僅包括1位N進制數(shù)，并將末級求和電路的輸出提供給查找表電路。