[實用新型]一種有源濾波器的時間常數的校準電路

有效

• 申請號: 201820160141.3
• 申請日: 2018-01-30
• 公開（公告）號: CN207691768U
• 公開（公告）日: 2018-08-03
• 發明（設計）人: 付永文
• 申請（專利權）人: 上海航天芯銳電子科技有限公司
• 主分類號: H03H17/02
• 分類號: H03H17/02
• 代理公司: 上海恒慧知識產權代理事務所(特殊普通合伙) 31317
• 代理人: 張寧展

1.一種有源濾波器的時間常數的校準電路，其特征在于：包括有源濾波器的被校準電容陣列電路(CBANK)、產生斜坡電壓的積分器電路、比較器電路和數字邏輯電路，

所述的被校準電容陣列電路(CBANK)包括N個電容(C₁～C_N)和N個NMOS開關(N₁～N_N)，N為大于1的自然數，第1電容(C₁)和第1NMOS開關(N₁)串聯，第2電容(C₂)和第2NMOS開關(N₂)串聯，…，第N電容(C_N)和第NNMOS開關(N_N)串聯，N個電容和N個NMOS開關形成的串聯支路再并聯；所述的第1電容(C₁)的設計容值為C_u，第2電容(C₂)的設計容值為2C_u，第3電容(C₃)的設計容值為4C_u，…，第N電容(C_N)的設計容值為2^N-1C_u，所有電容(C₁～C_N)的公共端為被校準電容陣列(CBANK)的輸入端，N個NMOS開關(N₁～N_N)的公共端為被校準電容陣列(CBANK)的輸出端，N個NMOS開關(N₁～N_N)的柵極與所述的數字邏輯電路的控制信號C[N-1:0]的輸出端相連；所述被校準電容陣列(CBANK)與有源濾波器的電阻(R)構成有源濾波器時間常數；

所述的產生斜坡電壓的積分器電路包括電流源產生電路、電流鏡像電路和開關控制電路，所述的電流源產生電路包括運算放大器(Opamp)、電阻(REF)和第一NMOS管(M1)，所述的電流鏡像電路包括兩個PMOS管(P0、P1)，所述的開關控制電路包括由第二NMOS管(M₂)、第三NMOS管(M₃)的漏極相連構成互補開關，和第四NMOS管(M₄)構成的放電開關；所述的運算放大器(Opamp)的正相輸入端接一基準電壓(V_REF)，反相輸入端接電阻(REF)的一端，該電阻(REF)的另一端接地，運算放大器(Opamp)的輸出端接第一NMOS管(M1)的柵極，第一NMOS管(M1)的源極接運算放大器(Opamp)的反相輸入端，第一NMOS管(M1)的漏極接第一PMOS管(P0)的漏極，第一PMOS管(P0)的柵極分別與自身的漏極以及第二PMOS管(P1)的柵極連接，所述的第一PMOS管(P0)和第二PMOS管(P1)的源極接電源(VDD)，所述的第二PMOS管(P1)的漏極接互補開關的第二NMOS管(M₂)和第三NMOS管(M₃)的漏極公共端，第二NMOS管(M₂)的源極接地，第三NMOS管(M₃)的源極接被校準電容陣列(CBANK)的輸入端，所述的被校準電容陣列(CBANK)的輸出端接地，所述的第四NMOS管(M₄)的漏極接被校準電容陣列(CBANK)的輸入端，第四NMOS管(M₄)的源極接地；

所述的比較器(CMP)的正相端接所述的基準電壓(V_REF),比較器(CMP)的負相端接被校準電容陣列(CBANK)的輸入端，比較器(CMP)的輸出端與所述的數字邏輯電路的誤差信號輸入端(E_RR)相連；

所述的數字邏輯電路包括數字濾波器(102)和時序控制電路(101)，所述的數字濾波器(102)的信號輸入端接所述的比較器(CMP)的輸出端，數字濾波器(102)的輸出端輸出的N位控制字C[N-1:0]分別依次接所述校準電路電容陣列(CBANK)的N個NMOS管(N₁～N_N)的柵極，所述的時序控制電路(101)產生的控制信號包括S1、S1n、S2、S3、RST和T，所述的S1n控制信號、S1控制信號和RST控制信號分別施加在所述的第二NMOS管(M₂)的柵極、第三NMOS管(M₃)的柵極和第四NMOS管(M₃)的柵極，S2為有源濾波器被校準電容陣列(CBANK)與有源濾波器主體電路分離的控制信號，T為電容陣列充電周期，CLK是施加在數字邏輯電路的時序控制信號。