[發明專利]用于減少本地字線驅動器漏電的電路及方法、本地字線驅動器在審
| 申請號： | 201811652908.5 | 申請日： | 2018-12-29 |
| 公開（公告）號： | CN109830253A | 公開（公告）日： | 2019-05-31 |
| 發明（設計）人： | 熊保玉;段會福;張穎 | 申請（專利權）人： | 西安紫光國芯半導體有限公司 |
| 主分類號： | G11C11/408 | 分類號： | G11C11/408;G11C8/08 |
| 代理公司： | 西安智邦專利商標代理有限公司 61211 | 代理人： | 趙逸宸 |
| 地址： | 710055 陜西省西安*** | 國省代碼： | 陜西;61 |
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| 摘要： | |||
| 搜索關鍵詞： | 字線驅動器 漏電 電路 有效減少 低電壓 高電壓 漏電量 漏電流 管襯 | ||
為了減少本地字線驅動器漏電，本發明提供了一種用于減少本地字線驅動器漏電的電路及方法，以及采用該電路的本地字線驅動器。本發明通過對本地字線驅動器的P管襯底電壓進行控制，調節其在bank active和bank idle狀態時的電壓，active狀態時用高電壓，idle狀態時用低電壓，這樣既不影響active時的性能，同時又減少了idle狀態時的漏電流，所以能有效減少本地字線驅動器的漏電量。
技術領域
本發明屬于存儲器技術領域，涉及一種用于減少本地字線驅動器漏電的電路及方法，以及本地字線驅動器。
背景技術
圖1所示為傳統DRAM中的本地字線驅動器示意圖，DRAM處于idle(空閑)狀態時：WLDV信號為地；WLRST電壓為VPP；bMWL電壓為VPP；vnwl為wl(字線)的低電壓，低于地電壓；本地字線上拉管P0襯底接VPP電壓；N0、N1導通；本地字線上拉管P0關閉；LWL被拉低到vnwl電壓。由于VPP比地電壓和vnwl電壓都要高許多，所以本地字線上拉管P0襯底VPP到WLDV和LWL會有漏電。
以2G 38nmDRAM芯片為例：一個本地字線驅動器漏電59pA，整個芯片的本地字線驅動器漏電:59pA*688*25*16＝16.2uA。
由于本地字線驅動器是DRAM中復用最多的電路之一，因此本地字線驅動器漏電會極大增加整個DRAM芯片的靜態功耗。
發明內容
為了減少本地字線驅動器漏電，本發明提供了一種用于減少本地字線驅動器漏電的電路及方法，以及采用該電路的本地字線驅動器。
本發明的技術方案：
用于減少本地字線驅動器漏電的電路，所述本地字線驅動器包括PMOS管P0；其特殊之處在于：
包括PMOS管P1、P2以及切換電路；
PMOS管P1的源端接電壓VINT；
PMOS管P2的源端接電壓VPP；
所述電壓VINT低于所述電壓VPP；
PMOS管P1、P2的漏端短接在一起，PMOS管P1、P2的漏端用于向所述PMOS管P0的襯底提供電壓VNWELL；
所述切換電路用于實現PMOS管P1與PMOS管P2的切換，使得DRAM處于激活狀態時，所述電壓VNWELL等于所述VPP，DRAM處于空閑狀態時，所述電壓VNWELL等于所述VINT。
進一步地，所述切換電路為反相器；反相器的一端接所述PMOS管P1的柵端，反相器的另一端接所述PMOS管P2的柵端。
本發明還提供了另一種用于減少本地字線驅動器漏電的電路，所述本地字線驅動器包括PMOS管P0；其特征在于：
包括PMOS管P1、P2；
PMOS管P1的源端接電壓VINT；
PMOS管P2的源端接電壓VPP；
所述電壓VINT低于所述電壓VPP；
PMOS管P1、P2的漏端短接在一起，PMOS管P1、P2的漏端用于向所述PMOS管P0的襯底提供電壓VNWELL；
PMOS管P1、P2的門端分別接控制信號bnkidle_n和bnkact_n；控制信號bnkidle_n和bnkact_n用于實現PMOS管P1與PMOS管P2的切換，使得DRAM處于激活狀態時，所述電壓VNWELL等于所述VPP，DRAM處于空閑狀態時，所述電壓VNWELL等于所述VINT。
本發明同時提供了一種用于減少本地字線驅動器漏電的方法，所述本地字線驅動器包括PMOS管P0；其特殊之處在于，包括以下步驟：
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