[發(fā)明專利]基于UVM的FPGA軟件驗(yàn)證結(jié)果仿真波形的獲取方法和系統(tǒng)

有效

• 申請(qǐng)?zhí)枺?/td>: 201811644705.1
• 申請(qǐng)日: 2018-12-29
• 公開（公告）號(hào): CN109740250B
• 公開（公告）日: 2022-03-18
• 發(fā)明（設(shè)計(jì)）人: 石顥;陳軍花
• 申請(qǐng)（專利權(quán)）人: 湖北航天技術(shù)研究院總體設(shè)計(jì)所
• 主分類號(hào): G06F30/34
• 分類號(hào): G06F30/34
• 代理公司: 武漢智權(quán)專利代理事務(wù)所(特殊普通合伙) 42225
• 代理人: 余浩

本發(fā)明公開了一種基于UVM的FPGA軟件驗(yàn)證結(jié)果仿真波形的獲取方法和系統(tǒng)，涉及FPGA軟件驗(yàn)證領(lǐng)域，該方法包括監(jiān)測(cè)被測(cè)FPGA軟件的信號(hào)，判斷所述信號(hào)是否滿足預(yù)設(shè)的觸發(fā)事件，并根據(jù)所述觸發(fā)事件生成被測(cè)FPGA軟件的測(cè)量區(qū)間信息，使用EDA數(shù)字仿真工具對(duì)被測(cè)FPGA軟件的程序進(jìn)行仿真，得到仿真文件，根據(jù)所述測(cè)量區(qū)間信息在所述仿真文件中選擇相應(yīng)區(qū)間的仿真數(shù)據(jù)，生成所述測(cè)量區(qū)間仿真波形圖。本發(fā)明提供的一種基于UVM的FPGA軟件驗(yàn)證結(jié)果仿真波形的獲取方法和系統(tǒng)，通過(guò)監(jiān)測(cè)被測(cè)FPGA的信號(hào)，預(yù)設(shè)觸發(fā)事件，根據(jù)觸發(fā)條件自動(dòng)生成被測(cè)FPGA軟件的測(cè)量區(qū)間信息，在仿真結(jié)束后，通過(guò)軟件即可自動(dòng)生成各個(gè)驗(yàn)證時(shí)刻的波形圖文件。

技術(shù)領(lǐng)域

本發(fā)明涉及FPGA軟件驗(yàn)證領(lǐng)域，具體涉及一種基于UVM的FPGA軟件驗(yàn)證結(jié)果仿真波形的獲取方法和系統(tǒng)。

背景技術(shù)

UVM即通用驗(yàn)證方法學(xué)(Universal Verification Methodology,UVM)，是一個(gè)以SystemVerilog類庫(kù)為主體的驗(yàn)證平臺(tái)開發(fā)框架，涵蓋了從模塊級(jí)到芯片級(jí)，ASIC到FPGA，以及控制邏輯、數(shù)據(jù)通路到處理器驗(yàn)證對(duì)象的全部場(chǎng)景。

目前，驗(yàn)證工程師在進(jìn)行驗(yàn)證時(shí)，往往需要花費(fèi)大量的精力編寫參考模型，以對(duì)驗(yàn)證結(jié)果進(jìn)行確認(rèn)。驗(yàn)證結(jié)果的判斷采用驗(yàn)證時(shí)刻的期望結(jié)果與被測(cè)件輸出結(jié)果對(duì)比的方式，其主要包括觀察驗(yàn)證時(shí)刻的波形圖或打印驗(yàn)證時(shí)刻的相關(guān)信號(hào)數(shù)據(jù)。觀察驗(yàn)證時(shí)刻的波形圖的方式，需要驗(yàn)證工程師在EDA數(shù)字仿真工具上手動(dòng)抓取驗(yàn)證時(shí)刻的波形圖，該方法會(huì)耗費(fèi)大量人力成本和時(shí)間成本，在設(shè)計(jì)規(guī)模大的情況下，其工作量將無(wú)法忍受；而打印驗(yàn)證時(shí)刻的相關(guān)信號(hào)數(shù)據(jù)的方式又缺乏直觀性。

當(dāng)前，UVM廣泛應(yīng)用于IC驗(yàn)證和FPGA測(cè)試領(lǐng)域，但并沒(méi)有一種自動(dòng)獲取驗(yàn)證結(jié)果仿真波形圖的方法，這使得驗(yàn)證工作的繁瑣程度居高不下，因此，急需設(shè)計(jì)基于UVM的自動(dòng)獲取驗(yàn)證結(jié)果仿真波形圖的方法。

發(fā)明內(nèi)容

針對(duì)現(xiàn)有技術(shù)中存在的缺陷，本發(fā)明的目的在于提供一種基于UVM的FPGA軟件驗(yàn)證結(jié)果仿真波形的獲取方法和系統(tǒng)，通過(guò)監(jiān)測(cè)被測(cè)FPGA的信號(hào)，預(yù)設(shè)觸發(fā)條件，根據(jù)觸發(fā)條件自動(dòng)生成被測(cè)FPGA軟件的測(cè)量區(qū)間信息，在仿真結(jié)束后，通過(guò)軟件即可自動(dòng)生成各個(gè)驗(yàn)證時(shí)刻的波形圖文件。

為達(dá)到以上目的，本發(fā)明采取的技術(shù)方案是：

監(jiān)測(cè)被測(cè)FPGA軟件的信號(hào)；

判斷所述信號(hào)是否滿足預(yù)設(shè)的觸發(fā)條件，并根據(jù)所述觸發(fā)條件生成所述被測(cè)FPGA軟件的測(cè)量區(qū)間信息；

使用EDA數(shù)字仿真工具對(duì)所述被測(cè)FPGA軟件的程序進(jìn)行仿真，得到仿真文件；

根據(jù)所述測(cè)量區(qū)間信息在所述仿真文件中選擇相應(yīng)區(qū)間的仿真數(shù)據(jù)，生成測(cè)量區(qū)間仿真波形圖。

在上述技術(shù)方案的基礎(chǔ)上，使用基于UVM平臺(tái)的監(jiān)測(cè)函數(shù)監(jiān)測(cè)所述被測(cè)FPGA軟件的信號(hào)，且所述監(jiān)測(cè)函數(shù)還用于對(duì)比所述信號(hào)是否滿足所述預(yù)設(shè)的觸發(fā)條件。

在上述技術(shù)方案的基礎(chǔ)上，使用基于UVM平臺(tái)的記錄函數(shù)記錄滿足所述預(yù)設(shè)的觸發(fā)條件的時(shí)間段或相鄰時(shí)間點(diǎn)，并生成所述測(cè)量區(qū)間信息。

在上述技術(shù)方案的基礎(chǔ)上，所述的預(yù)設(shè)的觸發(fā)條件包括：所述被測(cè)FPGA軟件的信號(hào)的輸出值與UVM平臺(tái)中該所述FPGA軟件的參考模型的輸出值不同。

在上述技術(shù)方案的基礎(chǔ)上，所述的預(yù)設(shè)的觸發(fā)條件包括：所述被測(cè)FPGA軟件的一個(gè)信號(hào)或多個(gè)信號(hào)發(fā)生滿足預(yù)設(shè)條件的變化。

在上述技術(shù)方案的基礎(chǔ)上，所述的預(yù)設(shè)的觸發(fā)條件包括：

設(shè)定區(qū)間的所述信號(hào)達(dá)到預(yù)設(shè)的值。

在上述技術(shù)方案的基礎(chǔ)上，所述測(cè)量區(qū)間信息至少包括時(shí)間范圍參數(shù)，所述測(cè)量區(qū)間信息還包括信號(hào)名稱和信號(hào)路徑。