[發明專利]一種應用于相控陣雷達的多通道射頻直采和產生電路

在審

• 申請號: 201811611005.2
• 申請日: 2018-12-24
• 公開（公告）號: CN109889211A
• 公開（公告）日: 2019-06-14
• 發明（設計）人: 季帥;王敬東;關煬;王軼
• 申請（專利權）人: 中國電子科技集團公司第二十研究所
• 主分類號: H04B1/00
• 分類號: H04B1/00;G01S7/03
• 代理公司: 西北工業大學專利中心 61204
• 代理人: 顧潮琪

1.一種應用于相控陣雷達的多通道射頻直采和產生電路，包含n個數字組件和一個公共板，其特征在于：

所述的數字組件包括射頻產生和采樣模塊、時鐘管理及匹配延遲單元和存儲處理模塊；所述的射頻產生和采樣模塊包括4路信號采集AD通道及4路信號產生DA通道；其中，時鐘管理及匹配延遲單元產生射頻產生和采樣模塊所需的ADC/DAC時鐘和低頻時鐘信號；射頻產生和采樣模塊實現射頻信號的直接產生和直接采樣；存儲處理模塊通過FPGA接收存儲AD采樣后的原始數據，在FPGA內部進行抽取濾波，并通過FPGA實現數字信號在FPGA與DA之間的傳輸；所述的數字組件中任意選擇1個作為主模塊，其余數字組件作為從模塊；主模塊接收系統的控制信號產生同步信號和復位信號，實現主模塊內部收發同步的同時，通過公共板將同步信號和復位信號傳輸至從模塊，用于控制所有從模塊中AD/DA芯片的同步及復位功能。

2.根據權利要求1所述的一種應用于相控陣雷達的多通道射頻直采和產生電路，其特征在于：

所述的數字組件外部輸入單通道參考時鐘信號，通過時鐘buffer中倍頻的方式實現ADC和DAC的高速參考時鐘，并利用時鐘管理及匹配延遲單元產生一路低頻信號，該低頻信號與ADC和DAC的高速參考時鐘同源且相位一致，主模塊的低頻信號傳輸至所有子模塊，并由主、從模塊低頻信號的相位差實現對時鐘管理及匹配延遲單元中可編程時鐘延時模塊的配置，進而完成對AD、DA及其他相關時鐘buffer的配置和延遲調整模塊的精確延時控制，從而保證輸入到ADC或DAC芯片的時鐘同相位；時鐘buffer的輸出經分頻作用產生對應JESD204B通信的參考時鐘。

3.根據權利要求1所述的一種應用于相控陣雷達的多通道射頻直采和產生電路，其特征在于：

所述的AD通道中，射頻信號經前端低通濾波接收進來，使用巴倫把單端信號轉換成差分信號后進入AD，信號經AD采集下來后進入數字下變頻，并進行抽取濾波降采樣處理的采樣數據傳輸給FPGA；所述的AD采用內部NCO進行數字下變頻，降低信號傳輸速率；采樣原始數據通過JESD204B接口發送到FPGA，在FPGA內部進行抽取濾波；在進行JESD204B有效數據收發前進行收發同步校準，每次改變NCO對應頻率時進行NCO同步校準，保證采樣時鐘進入到AD芯片進行采樣的時刻上升沿對齊，保證采樣時間的時間誤差小于設定閾值。

4.根據權利要求1所述的一種應用于相控陣雷達的多通道射頻直采和產生電路，其特征在于：

所述的DA通道中，光纖接口將待發送的數據經光纖傳輸至FPGA，FPGA經JESD204B接口把待發送的數據傳遞至DAC，插值到高數據速率；數據經數字上變頻后變換成射頻信號，再經射頻前端巴倫、低通濾波器發送出去；DA通過SYSREF信號保證固定延時；通過SYSREF信號進行本地多幀時鐘的同步；SYSREF信號到芯片等長，參考時鐘到DA芯片等長，并且SYSREF信號到每個芯片的延時可調節。

5.根據權利要求1所述的一種應用于相控陣雷達的多通道射頻直采和產生電路，其特征在于：

所述的AD及DA通過以下方案實現板內同步：保證輸入時鐘信號到每個AD或DA的相位差為2π的整數倍；保證sysref信號到每個AD或DA的相位相同；保證各AD/DA芯片輸出的SYNC信號到FPGA的IO口等長。