[發明專利]共源共柵電流偏置結構及電流偏置電路和SUB-BGR

在審

• 申請號: 201811607531.1
• 申請日: 2018-12-27
• 公開（公告）號: CN109725675A
• 公開（公告）日: 2019-05-07
• 發明（設計）人: 張寧;朱軒歷
• 申請（專利權）人: 上海華力集成電路制造有限公司
• 主分類號: G05F3/16
• 分類號: G05F3/16
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 焦天雷

本發明公開了一種共源共柵電流偏置結構，包括：第一MOS和第二MOS第一端相連作為該電流偏置結構第一端，第一MOS第二端連接第四MOS第一端，第二MOS作為該電流偏置結構第二端，第三MOS第二端、第六MOS第二端、第三MOS第三端、第四MOS第三端相連作為該電流偏置結構第三端，第四MOS第二端、第五MOS第二端、第五MOS第三端和第六MOS第三端相連，第五MOS第一端、第七MOS第一端、第七MOS第三端和第八MOS第三端作為該電流偏置結構第四端，第六MOS第一端連接第八MOS第二端，第八MOS第一端連接第九MOS第二端，第七MOS第一端和第九MOS第一端相連作為該電流偏置結構第五端，第九MOS作為第三端該電流偏置結構第五端。本發明還公開了一種電流偏置電路和SUB?BGR。

技術領域

本發明涉及集成電路領域，特別是涉及一種CMOS工藝的共源共柵電流偏置結構。本發明還涉及一種具有所述共源共柵電流偏置結構的電流偏置電路。以及，一種具有所述共源共柵電流偏置結構和電流偏置電路的SUB-BGR。

背景技術

在許多電路中，使用的偏置電流和電流鏡都隱含地假設可以得到一個“理想的”基準電流(IREF)，該基準電流不隨工藝，電源和溫度的變化而變化。在傳統的電流偏置中，為了得出一個對VDD不敏感的解決方法，電路必須由自己偏置(Self Bias)，如圖2所示，PMOS3和PMOS4復制了I_OUT從而確定了I_REF，從本質上講IREF被自舉偏置到IOUT，如果忽略溝道長度調制效應(Channel Length Modulation effect)，則I_OUT＝KI_REF。因為每個二極管方式連接的器件都是有一個電流源驅動的，所以相對來說，IREF和IOUT與VDD無關。

為了唯一確定電流值，電路中加入另一個約束，如圖2所示，因為PMOS器件具有相同的尺寸，雖然要求IOUT＝IREF，但是電阻RS減小了其連接的PMOS3的電流。可以寫出V_GS4＝V_GS3+I_DR_S，且M1～M4都工作在飽和區，則有：

忽略體效應，V_TH1＝V_TH2；

如式3)所示，電流I_OUT與電源VDD無關但仍然是工藝和溫度的函數。其中，μ-載流子遷移率。

傳統的IBIAS電路雖然基本做到了與電源無關，但基準電流的精度仍然受到其它外部因素的影響，如溫度和工藝等。本發明的目的是在Cascode電流鏡IBIAS的基礎上增加溫度系數補償，以盡可能的降低工藝，電壓，溫度等外界因素對基準電流精度的影響。

發明內容

本發明要解決的技術問題是提供一種共源共柵電流偏置結構。

本發明要解決的另一技術問題是提供通過溫度補償方式實現一種與電源和溫度都無關的電流偏置電路。

本發明要解決的再一技術問題是提供一種具有上述共源共柵電流偏置結構和電流偏置電路的SUB-BGR。

SUB＝sub threshold亞閾值，SUB-BGR特指在亞閾值區設計的超低功耗帶隙基準源。

為解決上述技術問題，本發明提供共源共柵電流偏置結構20，包括：第一MOS～第九MOS M1～M9；