[發明專利]信號處理裝置和Δ-Σ調制器

有效

• 申請號: 201811601663.3
• 申請日: 2018-12-26
• 公開（公告）號: CN110022157B
• 公開（公告）日: 2023-06-09
• 發明（設計）人: 翁展翔;羅天佑
• 申請（專利權）人: 聯發科技股份有限公司
• 主分類號: H03M3/00
• 分類號: H03M3/00
• 代理公司: 深圳市威世博知識產權代理事務所(普通合伙) 44280
• 代理人: 李慶波

本發明提供一種信號處理裝置和Δ?Σ調制器,信號處理裝置包括多位元量化器，用于量化模擬輸入以產生包括多個碼段的多位元輸出碼，多個碼段包括第一碼段和第二碼段，其中，該多位元量化器在完成該第一碼段的確定之前完成該第二碼段的確定；和處理電路，用于根據該多個碼段分別產生多個數字輸出，該多個數字輸出包括從該第一碼段衍生出來的第一數字輸出和從該第二碼段衍生出來的第二數字輸出，其中，該處理電路在接收來自該多位元量化器的該第一碼段之前接收來自該多位元量化器的該第二碼段，以及，該第一數字輸出與該第一碼段之間的第一傳遞函數不同于該第二數字輸出與該第二碼段之間的第二傳遞函數。采用本發明，具有低延遲且系統穩定性好的優點。

技術領域

本發明涉及模擬至數字轉換技術，以及更特別地，涉及一種用于將不同的傳遞函數(transfer?functions)應用于多位元輸出碼的多個碼段(code?segments)的信號處理裝置和Δ-Σ調制器，該多位元輸出碼的該多個碼段被多位元量化器順序地確定并輸出。

背景技術

在典型的Δ-Σ調制器中，內部量化器的位數(bit?number)通常與反饋數字至模擬轉換器(digital-to-analog?converter，DAC)的輸入的位數相同。當內部量化器的位數增加時，完成電壓至數字轉換將消耗更多的延遲。在以順序方式操作的典型多位元量化器中，最高有效位(most?significant?bits，MSB)將最先就緒，而最低有效位(leastsignificant?bits，LSB)將以更長的等待時間完成。由于LSB信息會延長Δ-Σ調制器的環路延遲，因此，在使用多位反饋DAC的Δ-Σ調制器中實現高速過量環路延遲(excess?loopdelay，ELD)補償環路路徑是迫切的。

發明內容

有鑒于此，本發明的目的之一在于提供一種用于將不同的傳遞函數應用于多位元輸出碼的多個碼段的信號處理裝置和相關的Δ-Σ調制器，具有低延遲、性能穩定性好的優點。

根據本發明的一些實施例,提供了一種信號處理裝置,包括多位元量化器和處理電路。多位元量化器用于量化模擬輸入以產生多位元輸出碼，該多位元輸出碼包括多個碼段，該多個碼段包括第一碼段和第二碼段，其中，該多位元量化器在完成該第一碼段的確定之前完成該第二碼段的確定。處理電路用于接收來自該多位元量化器的該多個碼段，且根據該多個碼段分別產生多個數字輸出，該多個數字輸出包括從該第一碼段衍生出來的第一數字輸出和從該第二碼段衍生出來的第二數字輸出，其中，該處理電路在接收來自該多位元量化器的該第一碼段之前接收來自該多位元量化器的該第二碼段，以及，該第一數字輸出與該第一碼段之間的第一傳遞函數不同于該第二數字輸出與該第二碼段之間的第二傳遞函數。

根據本發明的另一些實施例，提供了一種Δ-Σ調制器，其中，該Δ-Σ調制器包括如上所述的信號處理裝置，以及，該信號處理裝置的多位元量化器位于該Δ-Σ調制器的前饋路徑上，該處理電路位于該Δ-Σ調制器的反饋路徑上。

本領域技術人員在閱讀附圖所示優選實施例的下述詳細描述之后，可以毫無疑義地理解本發明的這些目的及其它目的。詳細的描述將參考附圖在下面的實施例中給出。

附圖說明

通過閱讀后續的詳細描述以及參考附圖所給的示例，可以更全面地理解本發明。

圖1是根據本發明實施例示出的第一信號處理裝置的示意圖。

圖2是根據本發明實施例示出的用于根據輸入的碼段生成數字輸出的一數字信號處理電路的示意圖。

圖3是根據本發明實施例示出的用于根據輸入的碼段生成數字輸出的另一數字信號處理電路的示意圖。

圖4是根據本發明實施例示出的第二信號處理裝置的示意圖。

圖5是根據本發明實施例示出的第三信號處理裝置的示意圖。

圖6是根據本發明實施例示出的使用所提出的反饋設計的Δ-Σ調制器的示意圖。