[發(fā)明專利]針對總線式運動控制系統(tǒng)的綜合性能測試裝置及方法在審
| 申請?zhí)枺?/td> | 201811586596.2 | 申請日： | 2018-12-25 |
| 公開（公告）號： | CN109460011A | 公開（公告）日： | 2019-03-12 |
| 發(fā)明（設(shè)計）人： | 孫好春;王曉龍;李旭賓;于榮 | 申請（專利權(quán)）人： | 歐瑞傳動電氣股份有限公司 |
| 主分類號： | G05B23/02 | 分類號： | G05B23/02 |
| 代理公司： | 煙臺雙聯(lián)專利事務(wù)所(普通合伙) 37225 | 代理人： | 申國棟 |
| 地址： | 264006 山東省*** | 國省代碼： | 山東;37 |
| 權(quán)利要求書： | 查看更多 | 說明書： | 查看更多 |
| 摘要： | |||
| 搜索關(guān)鍵詞： | 數(shù)據(jù)偵聽器 綜合性能測試裝置 脈沖采集模塊 運動控制系統(tǒng) 伺服驅(qū)動器 采集運動 控制數(shù)據(jù) 伺服電機 轉(zhuǎn)速轉(zhuǎn)矩 狀態(tài)數(shù)據(jù) 控制器 上位機 下位機 總線式 多軸伺服驅(qū)動器 周期性同步信號 采集 統(tǒng)一時鐘源 運動控制器 時序 測試裝置 控制系統(tǒng) 聯(lián)合測試 目標運動 數(shù)據(jù)采集 同步采集 總線 觸發(fā) 上傳 位機 主站 記錄 | ||
1.一種針對總線式運動控制系統(tǒng)的綜合性能測試裝置，待測的目標運動控制系統(tǒng)包括運動控制器以及若干由運動控制器所控制的伺服驅(qū)動器，所述伺服驅(qū)動器連接有伺服電機，所述伺服電機連接有負載，其特征在于：所述測試裝置包括上位機和下位機；
所述下位機包括數(shù)據(jù)偵聽器以及若干脈沖采集模塊；
所述數(shù)據(jù)偵聽器通過EtherCAT總線與運動控制器以及伺服驅(qū)動器相連接構(gòu)成第一EtherCAT網(wǎng)絡(luò)，由運動控制器對各伺服驅(qū)動器控制，所述數(shù)據(jù)偵聽器用于采集第一EtherCAT網(wǎng)絡(luò)中運動控制器的控制數(shù)據(jù)和伺服驅(qū)動器的狀態(tài)數(shù)據(jù)；
所述伺服電機上安裝有轉(zhuǎn)速轉(zhuǎn)矩傳感器，所述轉(zhuǎn)速轉(zhuǎn)矩傳感器用于檢測伺服電機的轉(zhuǎn)速和轉(zhuǎn)矩；轉(zhuǎn)速轉(zhuǎn)矩傳感器還用于將采集的轉(zhuǎn)速轉(zhuǎn)矩數(shù)值轉(zhuǎn)換為指定規(guī)格的輸出脈沖信號；所述脈沖采集模塊與各轉(zhuǎn)速轉(zhuǎn)矩傳感器一一對應(yīng)連接，用于采集各伺服電機驅(qū)動負載時的轉(zhuǎn)速轉(zhuǎn)矩數(shù)據(jù)；
所述數(shù)據(jù)偵聽器還與各脈沖采集模塊通過EtherCAT總線相連接構(gòu)成第二EtherCAT網(wǎng)絡(luò)，所述各脈沖采集模塊以數(shù)據(jù)偵聽器的時鐘為參考時鐘，周期性同步采集轉(zhuǎn)速轉(zhuǎn)矩數(shù)據(jù)并記錄同步信號觸發(fā)時刻值，轉(zhuǎn)發(fā)至上位機；
所述數(shù)據(jù)偵聽器還與所述上位機相連接，用于將運動控制器的控制數(shù)據(jù)、伺服驅(qū)動器的狀態(tài)數(shù)據(jù)以及伺服電機的轉(zhuǎn)速轉(zhuǎn)矩數(shù)據(jù)發(fā)送至上位機；
所述數(shù)據(jù)偵聽器還包括統(tǒng)一時鐘源，所述統(tǒng)一時鐘源用于統(tǒng)一第一EtherCAT網(wǎng)絡(luò)和第二EtherCAT網(wǎng)絡(luò)的時鐘信號。
2.如權(quán)利要求1所述的針對總線式運動控制系統(tǒng)的綜合性能測試裝置，其特征在于：所述上位機中設(shè)有第一網(wǎng)口和第二網(wǎng)口；
所述數(shù)據(jù)偵聽器還包括CPU、FPGA芯片、EtherCAT從站芯片、網(wǎng)口A、網(wǎng)口B、網(wǎng)口C、網(wǎng)口D和網(wǎng)口E；
所述CPU、FPGA和EtherCAT從站芯片均與所述統(tǒng)一時鐘源相連接；所述網(wǎng)口A和網(wǎng)口B分別與所述FPGA芯片相連接，所述FPGA芯片還與所述CPU相連接；網(wǎng)口A與運動控制器相連接，網(wǎng)口B與伺服驅(qū)動器相連接，以構(gòu)成所述的第一EtherCAT網(wǎng)絡(luò)；所述FPGA芯片用于實現(xiàn)網(wǎng)口A與網(wǎng)口B之間的數(shù)據(jù)轉(zhuǎn)發(fā)，還用于通過網(wǎng)口A采集運動控制器的控制數(shù)據(jù)、且通過網(wǎng)口B采集伺服驅(qū)動器的狀態(tài)數(shù)據(jù)，并用于將通過網(wǎng)口A和網(wǎng)口B所采集的數(shù)據(jù)加入時間戳后發(fā)送至CPU；
所述CPU與所述網(wǎng)口E相連接，所述網(wǎng)口E與所述上位機第一網(wǎng)口相連接、用于將FPGA芯片采集到的數(shù)據(jù)發(fā)送到上位機；
數(shù)據(jù)偵聽器中的EtherCAT從站芯片與所述網(wǎng)口D相連接，所述網(wǎng)口D通過EtherCAT總線與各脈沖采集模塊中的EtherCAT從站芯片相連接以構(gòu)成所述的第二EtherCAT網(wǎng)絡(luò)，所述脈沖采集模塊根據(jù)EtherCAT從站芯片的同步信號采集轉(zhuǎn)速轉(zhuǎn)矩傳感器的脈沖數(shù)值并通過第二EtherCAT網(wǎng)絡(luò)將采集的數(shù)據(jù)經(jīng)過數(shù)據(jù)偵聽器發(fā)送至上位機；所述數(shù)據(jù)偵聽器中的EtherCAT從站芯片還與所述CPU相連接，用于將所述周期性同步信號發(fā)送至CPU；所述CPU將記錄所述周期性同步信號生成的時間戳，存入過程數(shù)據(jù)對象中發(fā)送至第二EtherCAT網(wǎng)絡(luò)的主站中；
所述數(shù)據(jù)偵聽器中的EtherCAT從站芯片還與所述網(wǎng)口C相連接，所述網(wǎng)口C與所述第二網(wǎng)口相連接，采集的轉(zhuǎn)速轉(zhuǎn)矩數(shù)據(jù)以及對應(yīng)的時間戳封裝為一個數(shù)據(jù)包，經(jīng)過網(wǎng)口C發(fā)送到上位機，所述上位機即第二EtherCAT網(wǎng)絡(luò)的主站。
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