[發(fā)明專利]一種抗電遷移的金屬層結(jié)構(gòu)及其工藝方法

在審

• 申請?zhí)枺?/td>: 201811582756.6
• 申請日: 2018-12-24
• 公開（公告）號: CN109585420A
• 公開（公告）日: 2019-04-05
• 發(fā)明（設(shè)計）人: 紀(jì)旭明;顧祥;張慶東;吳建偉;洪根深
• 申請（專利權(quán)）人: 中國電子科技集團公司第五十八研究所
• 主分類號: H01L23/532
• 分類號: H01L23/532;H01L21/768
• 代理公司: 無錫派爾特知識產(chǎn)權(quán)代理事務(wù)所(普通合伙) 32340
• 代理人: 楊立秋

本發(fā)明公開一種抗電遷移的金屬層結(jié)構(gòu)及其工藝方法，屬于集成電路制造技術(shù)領(lǐng)域。所述抗電遷移的金屬層結(jié)構(gòu)是針對后端制造中任意一層金屬層做的抗電遷移結(jié)構(gòu)設(shè)計，包括兩個鋁層，所述兩個鋁層之間淀積有中心TiN層。本發(fā)明還提供了抗電遷移的金屬層結(jié)構(gòu)的工藝方法：淀積第一鋁層；在所述第一鋁層上淀積中心TiN層；在所述中心TiN層上淀積第二鋁層。一方面，鋁層較薄的厚度有助于限制住大顆粒晶粒的邊界擴散；另一方面，由于在高溫下鋁層中微量的Si成分容易析出，易于鋁層電遷移的發(fā)生，TiN層可以阻擋Si和AL的互相滲透。

技術(shù)領(lǐng)域

本發(fā)明涉及集成電路制造技術(shù)領(lǐng)域，特別涉及一種抗電遷移的金屬層結(jié)構(gòu)及其工藝方法。

背景技術(shù)

自進入深亞微米時代，金屬電遷移（EM）現(xiàn)象被確認(rèn)為是導(dǎo)致芯片失效的主要因素之一，產(chǎn)生電遷移的內(nèi)因是金屬薄膜道題內(nèi)結(jié)構(gòu)的非均勻性，外因是電流密度的過大。半導(dǎo)體中金屬薄膜的電遷移可靠性問題一直是半導(dǎo)體制造行業(yè)的研究熱點。雖然目前銅互聯(lián)工藝已經(jīng)相對完善，但是對工藝水平要求非常高，且制造生產(chǎn)成本高昂，因此大多數(shù)FAB仍使用工藝成熟度高、性價比高的鋁互連工藝。隨著工藝節(jié)點要求的不斷提高，鋁互連線尺寸不斷的縮小，鋁互聯(lián)線電遷移問題也愈見嚴(yán)重。

AL金屬層在高溫、大電流下易出現(xiàn)質(zhì)量運輸現(xiàn)象，AL沿著電子流的方向移動，形成一個個空洞；在另一方向由于AL的堆積而形成小丘。前者使金屬線斷開，后者使多層布線間短路，造成器件的失效。當(dāng)工藝制程越小，金屬線越細(xì)時，由于其截面積很小，電流密度可達10⁷A/cm2，易發(fā)生質(zhì)量運輸，EM問題會更加突出。

發(fā)明內(nèi)容

本發(fā)明的目的在于提供一種抗電遷移的金屬層結(jié)構(gòu)及其工藝方法，以解決目前金屬AL在高溫下容易產(chǎn)生電遷移現(xiàn)象的問題。

為解決上述技術(shù)問題，本發(fā)明提供一種抗電遷移的金屬層結(jié)構(gòu)，是針對后端制造中的金屬層所做的抗電遷移結(jié)構(gòu)，所述抗電遷移的金屬層結(jié)構(gòu)包括：

兩個鋁層，所述兩個鋁層之間淀積有中心TiN層。

可選的，所述中心TiN層的厚度為50~150?。

可選的，所述兩個鋁層的厚度均為2000~3000?。

本發(fā)明還提供了一種抗電遷移的金屬層結(jié)構(gòu)的工藝方法，包括如下步驟：

淀積第一鋁層；

在所述第一鋁層上淀積中心TiN層；

在所述中心TiN層上淀積第二鋁層。

可選的，在淀積第一鋁層之前，所述工藝方法還包括：

在絕緣介質(zhì)層上依次淀積第一Ti層和第一TiN層，在所述第一TiN層上淀積所述第一鋁層；

在所述中心TiN層上淀積第二鋁層之后，所述工藝方法還包括：

在所述第二鋁層上依次淀積第二TiN層和第二Ti層。

可選的，所述中心TiN層的厚度為50~150?。

可選的，在淀積所述第一鋁層和所述第二鋁層的同時摻入銅，在淀積所述第一鋁層時摻入銅的質(zhì)量是所述第一鋁層的0.5~2%；在淀積所述第二鋁層時摻入銅的質(zhì)量是所述第二鋁層的0.5~2%。

可選的，所述工藝方法中均采用PVD工藝進行淀積。