[發明專利]一種基于CMOS工藝平臺的氧化物憶阻器及其制備方法

有效

• 申請號: 201811566355.1
• 申請日: 2018-12-19
• 公開（公告）號: CN109728161B
• 公開（公告）日: 2020-10-09
• 發明（設計）人: 蔡一茂;凌堯天;王宗巍;方亦陳;肖韓;黃如
• 申請（專利權）人: 北京大學
• 主分類號: H01L45/00
• 分類號: H01L45/00;H01L27/24
• 代理公司: 北京萬象新悅知識產權代理有限公司 11360
• 代理人: 李稚婷

本發明公開了一種基于CMOS工藝平臺的氧化物憶阻器及其制備方法，在不影響CMOS電路性能和可靠性的前提下，通過專門設計的工藝流程在片上集成性能良好、穩定的憶阻器，解決了憶阻器陣列與傳統CMOS電路集成的問題，并可有效解決置位過沖電壓和泄露電流的問題。通過本發明的方法可以利用憶阻器的高集成度、低功耗等特性來制作阻變存儲芯片，更進一步可利用憶阻器的緩變特性等來實現AI芯片的制作，對未來阻變存儲器芯片和基于阻變存儲器的AI芯片研究都有著重要的意義。

技術領域

本發明屬于半導體(semiconductor)、人工智能(artificial intelligence)和CMOS混合集成電路技術領域，具體涉及一種兼容現有CMOS工藝并與CMOS集成的憶阻器(resistive random access memory)及其制備方法。

背景技術

近年來，隨著人工智能技術的飛速發展，對低功耗、高速度和高并行度的計算資源的需求不斷提高，占當前市場主要份額的圖形處理器(GPU)由于成本和功耗方面的限制，已經不能完全滿足適用于神經網絡加速算法的芯片發展的要求。

新興憶阻器在人工智能領域得到了廣泛的關注，人工智能領域中廣泛用到神經網絡加速算法，其中包括大量的矩陣乘法運算，占用大量計算資源，而阻變存儲器陣列可以非常高效地解決矩陣乘法運算的問題。憶阻器依靠在不同外加電壓激勵下實現高阻態(“0”狀態)和低阻態(“1”狀態)之間可逆的狀態轉換，在撤除電壓激勵后可以保持高阻態和低阻態，從而實現數據的非易失性存儲。如果將憶阻器集成在陣列上，通過在不同阻值的憶阻器單元上加上電壓，并收集得到的電流，可以以很低的代價、很高的速度來實現矩陣乘法的功能。但是單獨的憶阻器陣列存在置位過沖電壓和泄露電流的問題，因此，如何制作MOSFET和憶阻器串聯單元(1T1R)以實現抑制過沖電壓和泄露電流便成為了一個急需解決的問題。

發明內容

本發明提出了一種基于傳統CMOS工藝實現的MOSFET和氧化物憶阻器串聯單元(1T1R)與邏輯引出孔結構及其制備方法，通過專門設計的工藝流程在不影響CMOS電路性能和可靠性的前提下，在片上集成性能良好、穩定的憶阻器，這一結構解決了憶阻器陣列與傳統CMOS電路集成的問題，并可有效解決置位過沖電壓和泄露電流的問題。

本發明采用的技術方案如下：

一種基于CMOS工藝平臺的氧化物憶阻器或其陣列，包括位于傳統CMOS電路層上方的上、中、下三個介質層，其中，三個介質層兩兩之間由金屬阻擋層隔開；下方介質層中有兩類溝道，溝道內填滿金屬層，在金屬層與溝道壁之間設有黏附層；中間介質層中有兩類溝道，分別正對于下方介質層中的兩類溝道，兩類溝道均填滿金屬層，在金屬層與溝道壁之間設有黏附層，兩類溝道的底部黏附層與下方介質層溝道的金屬層直接相連；上方介質層中有兩類溝道，分別正對于中間介質層的兩類溝道，兩類溝道均填滿金屬層，在金屬層與溝道壁之間設有黏附層，其中一類溝道的底部黏附層與位于其正下方的中間介質層溝道之間設有阻變層，另一類溝道的底部黏附層與位于其正下方的中間介質層溝道的金屬層直接相連。

上述基于CMOS工藝平臺的氧化物憶阻器或其陣列中，下方介質層中的溝道由位于下方的小通孔和位于上方的大通孔兩部分構成。

上述基于CMOS工藝平臺的氧化物憶阻器或其陣列中，中間和上方介質層的厚度均優選為100～500nm，黏附層的厚度優選為1～10nm，金屬阻擋層的厚度優選為5～50nm，阻變層的厚度優選為1～50nm。

所述阻變層由單層或多層復合材料薄膜組成，通常為金屬和金屬氧化物的復合材料薄膜。

本發明還提供了上述基于CMOS工藝平臺的氧化物憶阻器或其陣列的制備方法，包括以下步驟：

1)在下層CMOS電路層上形成下方介質層；

2)通過兩次光刻和刻蝕在下方介質層中形成兩類溝槽，并在兩類溝槽內依次生長黏附層和填充金屬層，然后拋光表面，獲得兩類金屬通孔；