[發明專利]晶體管及其形成方法

有效

• 申請號: 201811557662.3
• 申請日: 2018-12-19
• 公開（公告）號: CN111341661B
• 公開（公告）日: 2023-10-17
• 發明（設計）人: 周飛
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司;中芯國際集成電路制造（北京）有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78
• 代理公司: 上海知錦知識產權代理事務所(特殊普通合伙) 31327
• 代理人: 高靜;李麗

一種晶體管及其形成方法，形成方法包括：提供基底，基底包括襯底、凸出于襯底上分立的鰭部以及位于鰭部上的一個或多個溝道疊層，溝道疊層包括犧牲層和位于犧牲層上的溝道層；在鰭部上形成柵極結構，柵極結構橫跨溝道疊層，柵極結構覆蓋溝道疊層的部分頂壁和部分側壁；刻蝕柵極結構兩側的溝道疊層，在柵極結構兩側分別形成凹槽；通過凹槽底部對位于柵極結構下方鰭部進行離子摻雜，以增大寄生器件的閾值電壓；在凹槽中形成源漏摻雜層。當鰭部中的摻雜有離子時，半導體費米能級趨向于價帶頂，或者趨向于導帶底，則半導體費米勢增大，即半導體禁帶中央與費米能級之差越大，閾值電壓增大，使得鰭部中的寄生器件難開啟，優化了晶體管的電學性能。

技術領域

本發明涉及半導體制造領域，尤其涉及一種晶體管及其形成方法。

背景技術

在半導體制造中，隨著超大規模集成電路的發展趨勢，集成電路特征尺寸持續減小，為了適應更小的特征尺寸，金屬-氧化物半導體場效應晶體管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的溝道長度也相應不斷縮短。然而，隨著器件溝道長度的縮短，器件源極與漏極間的距離也隨之縮短，因此柵極結構對溝道的控制能力隨之變差，柵極電壓夾斷(pinch off)溝道的難度也越來越大，使得亞閾值漏電(subthreshold leakage)現象，即所謂的短溝道效應(SCE：short-channel effects)更容易發生。

因此，為了減小短溝道效應的影響，半導體工藝逐漸開始從平面MOSFET向具有更高功效的三維立體式的晶體管過渡，如鰭式場效應晶體管(FinFET)。FinFET中，柵極結構至少可以從兩側對超薄體(鰭部)進行控制，與平面MOSFET相比，柵極結構對溝道的控制能力更強，能夠很好的抑制短溝道效應；且FinFET相對于其他器件，與現有集成電路制造具有更好的兼容性。

發明內容

本發明實施例解決的問題是提供一種晶體管及其形成方法，優化晶體管的電學性能。

為解決上述問題，本發明實施例提供一種晶體管的形成方法，包括：提供基底，所述基底包括襯底、凸出于所述襯底上分立的鰭部以及位于所述鰭部上的一個或多個溝道疊層，所述溝道疊層包括犧牲層和位于所述犧牲層上的溝道層；在所述鰭部上形成柵極結構，所述柵極結構橫跨所述溝道疊層，所述柵極結構覆蓋所述溝道疊層的部分頂壁和部分側壁；刻蝕所述柵極結構兩側的所述溝道疊層，在所述柵極結構兩側分別形成凹槽；通過凹槽底部對位于所述柵極結構下方所述鰭部進行離子摻雜，以增大寄生器件的閾值電壓；在所述凹槽中形成源漏摻雜層。

可選的，通過離子注入的方式在所述鰭部中進行離子摻雜。

可選的，所述離子摻雜的工藝參數為：注入方向與柵極結構側壁的夾角為10度至45度，注入能量為1.0KeV至50KeV，注入劑量為1.0E13atm/cm²至1.0E15atm/cm²。

可選的，所述摻雜離子的類型與晶體管的類型不同。

可選的，所述晶體管為PMOS，摻雜的離子為磷或砷；或者，所述晶體管為NMOS，摻雜的離子為硼、鋁或鎵。

可選的，所述晶體管的形成方法還包括：在形成所述凹槽后，對位于所述柵極結構下方所述鰭部進行離子摻雜前，形成覆蓋所述凹槽側壁以及柵極結構側壁的側墻層。

可選的，所述側墻層為SiN、SiON、SiBCN或SiCN。

可選的，形成側墻層的步驟包括：形成保形覆蓋所述凹槽以及柵極結構的側墻材料層；去除所述柵極結構頂部以及所述凹槽底部的側墻材料層，形成所述側墻層。

可選的，采用原子層沉積工藝或者低壓化學氣相沉積工藝形成所述側墻材料層。