[發明專利]數字雙重取樣電路

有效

• 申請號: 201811548052.7
• 申請日: 2018-12-18
• 公開（公告）號: CN111343397B
• 公開（公告）日: 2022-03-22
• 發明（設計）人: 歐翰碩;宋洋卓;金廣國
• 申請（專利權）人: 恒景科技股份有限公司
• 主分類號: H04N5/369
• 分類號: H04N5/369;H04N5/374;H04N5/378
• 代理公司: 永新專利商標代理有限公司 72002
• 代理人: 韓宏;夏青

一種數字雙重取樣電路，包含比較器，其輸入節點分別連接至斜坡電壓及經由電容器連接至像素電路的圖像輸出節點；重置開關，連接于輸入節點之間，用以重置電容器；模擬至數字轉換器，其接收比較器的比較輸出，該模擬至數字轉換器包含計數器，當斜坡信號傾斜時，計數器進行計數，因而在重置階段產生重置?ADC值，且在信號階段產生信號?ADC值；數字檢測減法器，其將信號?ADC值減去重置?ADC值以產生差值，其代表取樣輸出；及箝位電路，其在圖像輸出節點產生箝位電壓。在重置階段，箝位電路在電容器完成重置后且在斜坡電壓開始傾斜前被關閉。

技術領域

本發明涉及一種數字雙重取樣(digital double-sampling,DDS)，特別是關于一種數字雙重取樣電路，其可避免暗陽(dark-sun)現象并可適用于圖像傳感器。

背景技術

數字雙重取樣(DDS)機制普遍使用于圖像傳感器，例如互補式金屬氧化半導體(CMOS)圖像傳感器。當讀出光電二極管訊息時，可抵消讀出路徑偏移與比較器的延遲變化。

當擷取陽光的圖像時，由于光電二極管的電子溢流，使得陽光部分變暗。為了避免此種暗陽(dark-sun)現象，一般使用箝位機制，在重置階段將像素電路的圖像輸出節點箝位于某個準位。然而，在重置階段，箝位機制會影響信號從光電二極管傳送至圖像輸出節點，特別是在非陽光情況或低光線情況，因而產生列固定模式噪聲(column fixed patternnoise,CFPN)。

鑒于傳統箝位機制無法有效解決數字雙重取樣系統的暗陽現象，因此亟需提出一種新穎機制，以克服傳統數字雙重取樣系統的缺失。

發明內容

鑒于上述，本發明實施例的目的之一在于提出一種數字雙重取樣電路，可有效避免暗陽(dark-sun)現象及列固定模式噪聲(CFPN)。

根據本發明實施例，數字雙重取樣電路包含圖像傳感器的像素電路、比較器、重置開關、模擬至數字轉換器、數字檢測減法器及箝位電路。比較器的第一輸入節點連接至斜坡電壓，其第二輸入節點經由電容器連接至像素電路的圖像輸出節點。重置開關連接于第一輸入節點與第二輸入節點之間，用以重置電容器。模擬至數字轉換器接收比較器的比較輸出，該模擬至數字轉換器包含計數器，當該斜坡信號傾斜時，計數器進行計數，因而在重置階段產生重置-ADC值，且在信號階段產生信號-ADC值。數字檢測減法器將信號-ADC值減去重置-ADC值以產生差值，其代表取樣輸出。箝位電路在圖像輸出節點產生箝位電壓。在重置階段，箝位電路在電容器完成重置后且在斜坡電壓開始傾斜前被關閉，其中該數字雙重取樣電路在重置階段依序執行以下步驟：分別重置該像素電路、重置該電容器、開啟該箝位電路；停止該像素電路的重置，因而將該圖像輸出節點箝位于該箝位電壓；停止該電容器的重置；關閉該箝位電路，因此該圖像輸出節點不再被箝位于該箝位電壓；及當該斜坡電壓傾斜時，該計數器進行計數，因而產生該重置-ADC值。

附圖說明

下面參考附圖，詳細描述本發明的優選和替代示例：

圖1顯示本發明實施例的數字雙重取樣電路的電路圖，其具暗陽現象避免機制，可適用于圖像傳感器的像素電路。

圖2例示圖1中的比較器與模擬至數字轉換器的相關信號時序圖。

圖3例示本發明實施例的數字雙重取樣電路的相關信號時序圖。

圖4例示使用不同于圖3的機制的數字雙重取樣電路的相關信號時序圖。

符號說明

100 數字雙重取樣電路

11 像素電路

12 比較器

13 模擬至數字轉換器

131 計數器

132 內存