[發明專利]N型超結器件及其制造方法

在審

• 申請號: 201811546184.6
• 申請日: 2018-12-18
• 公開（公告）號: CN111341827A
• 公開（公告）日: 2020-06-26
• 發明（設計）人: 肖勝安
• 申請（專利權）人: 深圳尚陽通科技有限公司
• 主分類號: H01L29/06
• 分類號: H01L29/06;H01L29/78;H01L21/336
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 郭四華

本發明公開了一種N型超結器件，P型柱由填充于超結溝槽中的P型外延層組成；超結結構根據提高器件的工藝一致性進行設置，一致性提高通過提高各超結單元的P型柱的尺寸分布和摻雜濃度分布均勻性來實現；在保證超結單元的步進不變或減少的條件下，通過增加P型柱的頂部寬度且將P型柱的頂部寬度設置為大于N型柱的頂部寬度來提高一致性；在N型柱的頂部寬度縮小的條件下，通過提高N型柱的摻雜濃度來使N型柱的導通電阻得到保證或降低。本發明還公開了一種N型超結器件的制造方法。本發明能提高器件的一致性，同時使器件的導通電阻得到保持或降低，有利于器件的高溫應用。

技術領域

本發明涉及半導體集成電路制造領域，特別是涉及一種N型超結(superjunction)器件；本發明還涉及一種N型超結器件的制造方法。

背景技術

超結結構就是交替排列的N型柱和P型柱的結構。如果用超結結構來取代垂直雙擴散MOS晶體管(Vertical Double-diffused Metal-Oxide-Semiconductor，VDMOS)器件中的N型漂移區，在導通狀態下提供導通通路，對于N型器件，只有N型柱提供通路，P型柱不提供；在截止狀態下承受反偏電壓，這時P型柱和N型柱互相橫向耗盡而共同承受，就形成了超結金屬-氧化物半導體場效應晶體管(Metal-Oxide-Semiconductor Field-EffectTransistor，MOSFET)。超結MOSFET能在反向擊穿電壓與傳統的VDMOS器件一致的情況下，通過使用低電阻率的外延層，而使器件的導通電阻大幅降低。

通過在N型外延層中形成溝槽即超結溝槽，通過在溝槽中填充P型外延層，形成交替排列的PN型柱，是一種可以批量生產的超結的制造方法。

現有技術中，為了獲得較低的比導通電阻，一般會設計PN型柱的N型柱的寬度大于或等于P型柱寬度，這樣可以保證增大N型區域的面積，降低器件的比導通電阻(Specificon resistance，Rsp)，例如現有實際使用中P型柱寬度和N型柱寬度為5微米(P型柱)/12微米(N型柱)，5微米/8微米，5微米/6微米，4微米/5微米，2微米/3微米。也即現有技術中，為了降低器件的Rsp，需要加寬N型柱的寬度，但是在超結單元即一個P型柱和一個N型柱的步進保持不變的條件下，N型柱加寬后，P型柱的寬度會變小；而同一超結單元中，為了實現較大的耐壓，需要使P型柱和N型柱實現電荷平衡，這樣才能在反偏時實現P型柱和N型柱的互相橫向耗盡；P型柱的寬度變小之后，P型柱的總的摻雜量需要和N型柱保持平衡，故需要增加P型柱的摻雜濃度。現有方法中，P型柱通常采用在超結溝槽中填充P型外延層實現，當P型柱的摻雜濃度提高后，P型外延層形成工藝比較難控制。通常，超結溝槽P型外延層的摻雜濃度的工藝控制一般是以中心線的偏移百分比進行管控，例如電阻率在正負3％之內變化，中心線對應最佳平衡位置，一般設置在超結結構的深度方向上的中心位置，這樣當P型柱的摻雜濃度絕對值提高會后，同樣百分比的工藝變化，帶來的雜質總量的變化就加大，這樣電荷失衡的程度就嚴重，器件性能的偏離，包括擊穿電壓的偏離就大，影響器件的一致性。

發明內容

本發明所要解決的技術問題是提供一種N型超結器件，能提高器件的一致性，同時使器件導通電阻得到保持或降低。為此，本發明還提供一種N型超結器件的制造方法。

為解決上述技術問題，本發明提供的N型超結器件包括由多個交替排列的N型柱和P型柱組成的超結結構；每一所述N型柱和其鄰近的所述P型柱組成一個超結單元。

所述P型柱由填充于超結溝槽中的P型外延層組成，N型柱位于各所述超結溝槽之間的N型外延層組成，所述N型外延層形成于半導體襯底表面。